1 Conception, Simulation et Mise en Œuvre des circuits arithmétiques et logiques

Département d’ATE Master I – Réseaux et Télécommunications

UEM 122 – FPGA et DSP

Compte rendu
Test TP
Conception, Simulation et Mise en Œuvre des circuits logiques et arithmétiques

Questions

1. Répondre aux questions posées dans la partie Problème 1 (Additionneur logique à retenue) du
TPN°04, qui consiste à concevoir un Additionneur à 3 bit en code VHDL, en utilisant trois
méthodes suivantes :
1.1. Avec les « Block Diagram/Schematic File »
1.2. Avec l’instruction GENERATE
1.3. Avec l’instruction COMPONENT (Modélisation structurelle)
2. Prenez en capture d’écran le code de chaque questions développés dans la question
précédente ;
3. Faite la simulation et vous la rapportez dans votre contre rendu.
3.1. Question 1.1 Simulation selon les instructions TP01
3.2. Question 1.2 ET 1.3 Simulation en ModelSim (Remarque : N =3 – Additionneur à 3bit)

Données numériques de la simulation de la question 1.1 :

Mode de simulation : Functional

End time = 50 ns
Time period cin = 0 ns (Fixez la retenue cin à zéro)
Time period a0 et bo = 50 ns
Time period a1 et b1 = 25 ns
Time period a2 et b2 = 12.5 ns
2 Conception, Simulation et Mise en Œuvre des circuits arithmétiques et logiques

Données numériques de la simulation des deux questions 1.2 et 1.3 (ModelSim) :

Remarque : N =3 – Additionneur à 3bit
End time = 50 ns
Time cin = 0 ns (Fixez la retenue cin à zéro)
Time a = (000 pendant 10 ns, 100 pendant 10 ns, 010 pendant 10 ns, 010 pendant 10 ns)
Time b = (000 pendant 10 ns, 100 pendant 10 ns, 010 pendant 10 ns, 110 pendant 10 ns)