Ing.

EEIN TD3

Un système numérique est organisé selon Entree

E
l’architecture ci-contre autour d’un compteur, un Module1 S E1
Codeur Sortie
codeur et un module combinatoire. Le système S2
Horloge
dispose de trois entrées : « Entree » de 3bits, Clk S1 E2
« Horloge » et «Reset» de 1bit. La sortie « Sortie » Reset Compteur
Rst
est de 7bits.
Système Numérique

Exercice I E S
Le bloc « Module1 » est défini par la table de vérité ci-contre. E2 E1 E0 S2 S1 S0
3bits 3bits 0 0 0 0 1 1
E s s S
Module1 0 0 1 1 1 1
0 1 0 1 1 0
1) Remplir les tableaux de Karnaugh pour simplifier les 0 1 1 0 1 1
équations de la sortie 1 0 0 0 0 1
E1E0 00 01 11 10 1 0 1 1 0 0
E2 1 1 0 1 0 1
0 1 1 1 0 1 1
1
E1E0 00 01 11 10
E1E0 00 01 11 10 E2
E2 0
0 1
1

2) Donner les équations de la sortie

3) Donner, en programmation VHDL, l’entité du bloc « Module1 ».
Library ieee ;
Use ieee.std_logic_1164.all ;

Entity Module1 is
Port ( _________________________________________________________________
_________________________________________________________________
_________________________________________________________________ );
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4) Compléter l’architecture du bloc « Module1 ».

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Architecture Brancher of Module1 is

Begin
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Exercice II
1) Le bloc « Compteur » compte les valeurs impaires de 1 à 11 à chaque front montant de l’entrée
« Clk », c’est-à-dire la sortie S1 prend les valeurs 1-3-5-7-9-11-1-3-5…. Si l’entrée Rst=1
alors la sortie S1=1. Donner l’entité du bloc « Compteur ».
Library ieee ;
Use ieee.std_logic_1164.all ;
_______________________________________________________________________

Entity Compteur is
Port ( _________________________________________________________________
_________________________________________________________________
);
End Compteur;

2) compléter le programme VHDL pour réaliser le bloc « Compteur ».

Architecture Compter of Compteur is
Begin
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3) Le bloc « Codeur » permet d’afficher les valeurs fournies par le compteur sur un afficheur 7
segments. Ces valeurs arrivent en BCD sur l’entrée « E2 » de 4bits, et sortent (en 7 segments)
sur la sortie S2 de 7bits. L’entrée « E1 » de 3bits conditionne cet affichage. Donner l’entité
de ce bloc.

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Library ieee ;
Use ieee.std_logic_1164.all ;

Entity Codeur is
Port ( _________________________________________________________________
_________________________________________________________________
_________________________________________________________________
);
End Codeur;

4) L’entrée « E1 » conditionne l’affichage selon la condition suivante : si E1>4 alors l’affichage

passe normalement, sinon on affiche 0 (S2=0) quelque-soit E2. Ecrire un programme VHDL
pour réaliser le bloc « Codeur ».
Architecture Coder of Codeur is
Begin
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Exercice III
1) Définir l’entité du système numérique complet.

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Library ieee ;
Use ieee.std_logic_1164.all ;
Entity Systeme is
Port ( _________________________________________________________________
_________________________________________________________________
_________________________________________________________________
);
End Systeme;

2) En utilisant les blocs « Module1 », « Compteur » et « Codeur » sous forme de composants,

écrire un programme VHDL pour réaliser le système numérique complet.
Architecture Montage of Systeme is
Begin
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