Université  

Sidi  Mohamed  Ben  Abdellah             2021-­‐2022  

Ecole  Nationale  des  Sciences  Appliquées  
Département  Génie  Industriel  
 
TP : Analyse par simulation des compteurs - GMSA_1

OBJECTIFS :
Analyser  par  simulation  sur  Proteus  (ou  tout  autre  logiciel  de  simulation)  le  fonctionnement  
de  compteurs  asynchrone  et  synchrone.  
 
1. COMPTEUR BINAIRE ASYNCHRONE
Un  compteur  est  constitué  ́ de  bascules  JK  (ou  de  bascules  D)  montées  en  diviseur  de  fréquence  
par  deux.  Il  est  dit  asynchrone  lorsque  chacune  de  ces  bascules  n'utilisent  pas  le  même  signal  
d'horloge.  On  donne  le  schéma  d'un  compteur  binaire  asynchrone  3  bits  :    

 
SAISIE DU SCHÉMA ET LABELLISATION DES FILS
-­‐  Saisir  ce  schéma  sur  Proteus    
-­‐  Placer  les  signaux  d’entrées  et  les  sondes  de  tensions.  Configurer  les  générateurs  de  la  façon  
suivante  :    

LANCEMENT DE LA SIMULATION ET EXPLOITATION DES RÉSULTATS

1)  Lancer  la  simulation  et  imprimer  les  résultats.    
2)   Écrire   sous   chaque   période   d'horloge   la   valeur   de   sortie   du   compteur   en   décimal   (Q0  
constitue   le   bit   de   poids   faible   et   Q2   constitue   le   bit   de   poids   fort).   Donner   le   modulo   du  
compteur.    
3)  Repérer  TH  (la  période  du  signal  d'horloge  H)  sur  le  chronogramme.  Calculer  la  fréquence  
FH  -­‐  Mesurer  précisément  la  période  TQ0  du  signal  de  sortie  Q0.  Calculer  sa  fréquence  FQ0.  En  
déduire  le  rapport  de  division  de  fréquence  entre  la  sortie  Q0  et  l'entrée  H.  
4)  Effectuer  ces  mesures  pour  les  sorties  Q1  et  Q2.  

2. COMPTEUR BINAIRE SYNCHRONE

Un   compteur   constitué́   de   bascules   JK   est   dit   synchrone   lorsque   chacune   de   ces   bascules  
utilisent  le  même  signal  d'horloge.  On  donne  le  schéma  d'un  compteur  binaire  synchrone  :    

LANCEMENT DE LA SIMULATION ET EXPLOITATION DES RÉSULTATS

1)  Lancer  la  simulation  sur  20  périodes  de  H.    

2)  Visualiser  les  chronogrammes  en  zoomant  sur  la  transition  de  la  valeur  comptée  15  à  0.  
Mesurer   le   retard   entre   un   changement   d'état   de   la   sortie   Q0   et   le   front   d'horloge   qui  
provoque  ce  changement.    
3)   Effectuer   la   même   mesure   pour   la   sortie   Q1,   Q2   et   Q3   (toujours   par   rapport   au   signal  
d'horloge).  Que  peut-­‐on  dire  des  différents  retards  ?    
4)  En  quoi  est  dû  le  retard  entre  Q0  et  H  ?    
5)   Pourquoi   n’y   a-­‐t-­‐il   pas   de   retard   entre   Q0,   Q1,   Q2   et   Q3   contrairement   au   montage  
asynchrone  ?    
6)  En  observant  les  chronogrammes  complets,  quel  doit  être  le  niveau  logique  de  Q0  pour  que  
s’opère  un  changement  d’état  de  Q1  ?    
7)  En  déduire  la  justification  du  câblage  de  Q0  sur  J  et  K  de  la  seconde  bascule  :    
8)  En  observant  les  chronogrammes  complets,  quel  doit  être  les  niveaux  logiques  de  Q0  et  
Q1  pour  que  s’opère  un  changement  d’état  de  Q2  ?    
9)  En  déduire  la  justification  du  câblage  de  U3:A  sur  J  et  K  de  la  troisième  bascule  :    
10)  En  observant  les  chronogrammes  complets,  quel  doit  être  les  niveaux  logiques  de  Q0,  Q1  
et  Q2  pour  que  s’opère  un  changement  d’état  de  Q3  ?    
11)  En  déduire  la  justification  du  câblage  de  U4:A  sur  J  et  K  de  la  quatrième  bascule.