TABLE DES MATIERES :

1 Partie 1 : Logique combinatoire.

2 Partie 2 : Fonction logique est simplification par table de Karnaugh

3 Partie 3 : logique séquentielle

4 FONCTION DECOMPTEUR ASYNCHRONE A BASCULE D.............................................................................................2

5 FONCTION COMPTEUR ASYNCHRONE A BASCULE D..................................................................................................3

6 FONCTION COMPTEUR ASYNCHRONE MODULO 5 A BASCULE D........................................................................... 4

7 FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE D..........................................................................5

8 FONCTION "REGISTRE A DECALAGE"...............................................................................................................................6

9 ETUDE DU "COMPTEUR A ANNEAU".................................................................................................................................8

10 ETUDE DU "COMPTEUR DE JOHNSON".............................................................................................................................9

11 FONCTION COMPTEUR ASYNCHRONE MODULO X A BASCULES JK"...................................................................10

12 FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE JK......................................................................11

13 FONCTION "DIVISION DE FREQUENCE"......................................................................................................................... 12

14 FONCTION ASYNCHRONE A BASCULE JK.....................................................................................................................14

15 ETUDE D’UN COMPTEUR BINAIRE...................................................................................................................................15

16 ETUDE DE COMPTEURS.......................................................................................................................................................17

17 ASSOCIATIONS DE COMPTEURS MODULO 10...............................................................................................................19

18 FONCTION "COMPTEUR A MODULO DEFINI PAR CABLAGE"..................................................................................20

19 ETUDE D’UN COMPTEUR-DECOMPTEUR A PRECHARGEMENT...............................................................................22

20 COMPARER DES CHRONOGRAMMES SYNCHRONES ET ASYNCHRONES.............................................................25

21 ANNEXE...................................................................................................................................................................................27
HEF4518B DUAL BCD COUNTER..................................................................................................................................................................................................... 27
74HC/ HCT393 DUAL 4-BIT BINARY RIPPLE COUNTER................................................................................................................................................. 27
74HC/HCT193 PRESETTABLE SYNCHRONOUS 4-BIT BINARY UP/DOWN COUNTER.................................................................................................. 28
74HC/HCT4040 12-STAGE BINARY RIPPLE COUNTER....................................................................................................................................................... 29
74HC/HCT163 PRESETTABLE SYNCHRONOUS 4-BIT BINARY COUNTER..................................................................................................................... 30

1
 Logique combinatoire.
§

EXERCICE 1.:

1.1. Tracer les chronogrammes pour chaque porte.

U1A
A 1

&
B 2 12 S
C 13

7411

U2A
A 1

&
B 2 12 S
C 13

7410

U3A
A 1
B
C
2
13 1 12 S

7427

U4A
A 1
B 2 9 S
C 8
1

4075

EXERCICE 2.:
U5A
VA 1 U6A

1
2 1

&
U5B
VB 2 3 VS
3

1
4
7408
7404

Donner l’équation logique de Vs . 2.2.Quel

2
est le nom de la structure réalisée ?

3
 EXERCICE 3.:
U7A
VA 1 U7B
2
& 3 4
5
& 6
74LS00
74LS00 U8A
1

U7C U7D
2
& 3 VS

9 12 74LS00
VB 10
& 8 13
& 11

74LS00 74LS00

3.1.Donner l’équation logique de Vs.

3.2.Quel est le nom de la structure réalisée
?
EXERCICE 4.:
U9A
VA 1
VB 2 =1 3
VS1 U9B
4
=1
74HC86
VC 5 6 VS2

74HC86

Compléter les chronogrammes.

Comparer les signaux VA et VS1. Puis VC et VS2. Conclure.

EXERCICE 5.:
U10A U11B
X 1
1 2 4
5
& 6 A
7404
7400
U11A U11C
1 9
2
& 3 10
& 8 B

7400 7400
U11D
U10B 12
Y 3
1 4 13
& 11 C

7404 7400
D

5.1.Donner les équations des quatre sorties

EXERCICE 6.:
U13A
A 1
2
& 3 X

7408 U14A
U12A 1
EN 1
1 2
U13B
2
1 3 VS

7404 4 7432
B 5
& 6 Y

7408

6.1. Etablir les tables de vérité afin de donner un nom à la structure.

EN=0 EN=1
A B X Y VS A B X Y VS
0 0 0 0
0 1 0 1
1 0 1 0
1 1 1 1
EXERCICE 7.:
U15A
U16B
A B A>B A<B A=B
B 1
1 2 4
5
& 6 A>B
0 0
7404 U18A
7408 2
0 1
U15B 4
U17B 3
1 1
A=B

A 3
1
7404
4 5
& 6 A<B
7402
1 0
7408 1 1

7.1. Etablir la table de vérité afin de donner un nom à la structure.

EXERCICE 8.:

8.1. Etablir la table de vérité afin de donner un nom à la structure.

U19B A B VS
4
0 0
&
U19A U19D
A 1 5 6
B 2
& 3
7400
12
&
VS 0 1
U19C 13 11 1 0
7400 9 &
10 8
7400
1 1
7400

U20A A B VS
2

A 8
U20C 3
1 1
U20D
0 0
B 9
1 10 7402
U20B
11
12
1 13 VS
0 1
7402 5 1 0
6
1 4 7402
1 1
7402

U22B A EN S1 S2
4
A 5
& 6 S1 0 0
7408 0 1
U22A
U21A 1 1 0
EN 1
1 2 2
& 3 S2
1 1
7404 7408
EXERCICE 9.:

9.1.Donner les équations des

logigrammes ab c d
e f
>1
>1
S=
>1
>1
>1

&
&
&
S=
&

&

&
& & S=
&
&

&

>1 >1

S=
>1 >1

>1 >1

EXERCICE 10.: Donner l’équation de s

a b c s
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 0
EXERCICE 11.:

11.1.Ecrire les équations logiques correspondant au montage ci-dessous.

11.2.Faire les tables de vérité correspondantes.

a 
b
 S1

1
c = S2
d 1

1 S3

S4


Rechercher dans la documentation technique les circuits logique en technologie «TTL » qui
permettent de réaliser le montage. Indiquer leur brochage sur le schéma.

Rechercher dans la documentation technique les circuits logique en technologie CMOS » qui
permettent de réaliser le montage. Indiquer leur brochage sur le schéma.

EXERCICE 12.:

Vcompt

VS

OK
U26A
F 1 U27A
2
& 3 1
1 2

74LS132 7404 U28A

U26B U27B 1

H
4
5
& 6
3
1 4 2
& 3 Cp

7404 7400
74LS132 U27C U28B

1
U26C 5 6 4
9
10
& 8 7404
5
& 6 U/D

U27D 7400
74LS132 9
1 8
9
U28C

7404 10
& 8

Sync 7400

12.1.Donner les équations des trois sorties

 EXERCICE 13.:
U29A
E0 1
2
13 & 12

7411

U29B
E1 3
4
5 & 6

2
U32A
A1 A0 VS
7411 3 1 VS 0 0
4 1
E2 9
U29C 5
0 1
10
11 & 8 14072
1 0
7411 1 1
U30A
E3 1
2
13 & 12

U33A 7411

1
A0 1 2

7404
U33B

1
A1 3 4

7404

Donner l’équation de la sortie

Remplir la table de vérité en faisant apparaître E0 à E3 dans la colonne VS

EXERCICE 14.:
U30B
VE 3

&
4 6 S0
5

7411

U30C
9
10
11 & 8 S1
A1 A0 S0 S1 S2 S3
7411 0 0

1
U31A 0 1
2
13 & 12 S2
1 0
7411 1 1
U31B
3

U33C
4
5 & 6 S3

A0 5
1 6 7411

7404
U33D

1
A1 9 8

7404

Donner les équations des quatres sorties

Remplir la table de vérité en faisant apparaître VE0 dans les colonnes S0 à S1

EXERCICE 15.:

15.1.Etablir le logigramme de S = a.b + a.b.c avec des portes à 2 entrées.

EXERCICE 16.:

16.1.Représenter le logigramme de s = a.b.c + d avec n’importe quelles portes puis avec des portes
à 2 entrées maximum.

EXERCICE 17.:

17.1.A partir des logigrammes, chercher les équations et remplir les tableaux pour S1, S2 et S3.
a b c S1 S2
a 0 0 0
b 1 S1
1 0 0 1
c
0 1 0
a 0 1 1
b  S2
1 1 0 0
1 0 1
c 1 1 1 0
1 1 1

EXERCICE 18.: A partir du schéma suivant :

a

x  S
1

b

18.1.Déterminer l’équation de S à partir du logigramme

18.2.Que devient S pour x =0 puis x = 1

EXERCICE 19.: Soit la fonction suivante F = a.b.c  a.b

19.1.Etablir la table de vérité.

19.2.Compléter le chronogramme.
a

F
EXERCICE 20.: Simplifier les équations suivantes en appliquant les propriétés de l’algèbre de Boole

A  b.c.d  a. b.c.d  b.c.d  a. b.c.d  b.d 

B  a. b  c.d  a. b.c.d  a. b.c.d 
C  ca.d  a. b  a.c.da  b 

D  a. b.c  a. b.c  a. b.c.d
E   a  b.c  a  b  c a.d  c 
F  a. b.c  a. b.c   a  c  b.c.d   a  c 

EXERCICE 21.: Simplifier les équations suivantes en appliquant les propriétés de l’algèbre de Boole :

S1 = (a + b)(a + c)
S2 = (a  bc  b c).(bc)
S3 = bd  cd  c d  a b c d  a b c
S4 = a.b.(c.d + a.b.c) + b.c.d
S5 = a.b(c.d + a.b.c.d + a.b.c)
S6 = a + b + (a.b + c).d + d +a.b + c.d
S7 = (a + b).(c + d)
EXERCICE 22.: Simplifier les équations suivantes en appliquant les propriétés de l’algèbre de Boole

s1 = c.b.c
s2 = a + c + a.b
s3 = (a + b).(a + cb)
s4 = a.b + a.(1+ a) + b
s5 = a + a.b + b
s6 = (a + b.b).(a + b)
s7 = a.b.c.d + b.c

EXERCICE 23.:

23.1.Réaliser les logigrammes correspondant aux équations c -dessous en utilisant des opérateurs
NAND à deux entrées.

Q = b.c
R = c.(a+b)
S = ab(c+d)+b

EXERCICE 24.: A partir du chronogramme ci-dessous:

24.1.Déterminer l’équation de la sortie S par rapport aux entrées e1 et e2

24.2.Identifier l’opérateur logique correspondant.

24.3.Réaliser cette fonction logique avec des opérateurs NAND à 2 entrées.

 "1"
e1 "0"

e2

EXERCICE 25.:

25.1.Représenter le logigramme de s = a.b + c avec seulement des portes Nand à 2 entrées.

EXERCICE 26.:

26.1.Représenter le logigramme de s = a b + d avec seulement des portes Nand à 2 entrées.

EXERCICE 27.:

27.1.Donner le schéma logique des fonctions NON, ET, OU à l’aide d’opérateur NAND puis NOR.

EXERCICE 28.: Soit le schéma suivant

a
&

& & X

&
b

28.1.Déterminer l’équation de X. quelle est la fonction réalisée ? 28.2.Même question en

remplaçant les opérateurs NAND par des NOR.

EXERCICE 29.: Eclairage intérieur automobile

La lumière intérieure d'un véhicule s'éclaire si une des deux portes avants est ouverte (capteurs pd
et pg à coupure de circuit) ou si l'interrupteur du plafonnier est appuyé.

1.Décrire le fonctionnement par une table de vérité

2.Déterminer l'équation.

3.Etablir le schéma électrique.

4.Etablir le schéma logique.

 Exercices de logique combinatoire. Méthode de Karnaugh
EXERCICE 1.:

1.1. Simplifier par Karnaugh

F10  a.b  c.d  a.b.c.d  a.b.c.d

F8  a.b.c.d  a.b.c.d  a.b.c.d  a.b.c.d  a.b.c.d

EXERCICE 2.: Problème de commande de feux automobiles :

On dispose, sur une automobile, de 4 commandes indépendantes: Cv pour les veilleuses, Cc

pour les 2 feux de croisement, Cr pour les feux de route et Ca pour les phares anti-brouillard
(valeur 1 au travail, 0 au repos).

On note les états des lumières V pour les veilleuses, C pour les feux de croisement, R pour les
feux de route et A pour les feux antibrouillard (valeur 1 à l'allumage, 0 à l'extinction).

Les veilleuses n'étant pas comptées comme des phares, il est précisé que :
- 4 phares ne peuvent être allumés simultanément ;
- les feux de croisement ont priorité sur les feux de route et sur les antibrouillard ;
- les antibrouillard ont priorité sur les feux de route et
- les veilleuses peuvent être allumées seules mais l'allumage des feux de croisement ou
des feux de route ou des antibrouillard entraîne obligatoirement l'allumage des veilleuses.

Donner la table de vérité liant V, C, R, A à Cv, Cc, Cr et Ca.

Simplifier ces fonctions à l'aide de tableaux de Karnaugh.
Dessiner le schéma structurel en utilisant 2 couches de portes ET-NON, OU-NON et ET.

On précisera sur le schéma l'équation logique du signal présent à la sortie de chaque porte.

V 00 01 11 10
00
Cv Cc Cr Ca V C R A 01
0 0 0 0 C 00 01 11 10
11 00
0 0 0 1 10
0 0 1 0 01
0 0 1 1 11
0 1 0 0 10
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0 R 00 01 11 10
1 0 0 1 00
1 0 1 0 01
A 00 01 11 10
1 0 1 1 11
10 00
1 1 0 0 01
1 1 0 1 11
1 1 1 0 10
1 1 1 1
EXERCICE 3.: Problème de commande d’un distributeur de boissons

3 boutons commandent 3 électrovannes branchées à 3 cuves contenant des liquides (eau,

cassis, menthe).
Le distributeur permet d'obtenir 3 boissons :

- E : eau
- C : cassis
- M : menthe

Si l'on veut un mélange , on appuie sur 2 boutons simultanément (e et c) ou (e et m) et

on introduit une pièce (p).
Tous les autres mélanges sont interdits.
L'eau est gratuite.
Pour toute fausse manœuvre ( mélange interdit ou eau seule ) la pièce est restituée.
- P: pièce restituée

Exprimer E, C, M e t P e n fonction de e, c, m et p.

E 00 01 11 10
00
01
e c m p E C M P 11
0 0 0 0 10
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0 C 00 01 11 10
0 1 0 1 00
0 1 1 0 01
0 1 1 1 11
1 0 0 0 10
1 0 0 1
1 0 1 0
1 0 1 1 M 00 01 11 10
1 1 0 0 00
1 1 0 1 01
1 1 1 0 11
1 1 1 1 10

P 00 01 11 10
00
01
11
10
EXERCICE 4.: Contrôle de qualité de fabrication de briques
On dispose de 4 critères pour déterminer si une brique est bonne ou non :
- le poids P
- la longueur L
- la largeur l
- la hauteur H

En fonction de ces critères, les briques sont rangées suivant 3 catégories :

A- poids et au moins deux dimensions correctes.
B- seul le poids est incorrect, ou le poids est correct et une dimension est correcte au
maximum.
C- Le poids est incorrect et 2 dimensions sont correctes au maximum.

Briques B
C

4.1. Déterminer en fonction des 4 critères qui définissent une brique, dans quelle catégorie
vont-elles se ranger.

Remarque :
Un 0 signifie que le critère n’est pas bon, un 1 signifie que la cote est bonne.
L=0 largeur hors norme, l=1 largeur bonne.

P L l H A B C A
0 0 0 0
0 0 0 1 00 01 11 10
0 0 1 0 00
0 0 1 1 01
0 1 0 0 11
0 1 0 1 10
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
B C
1 1 0 1
1 1 1 0
00 01 11 10 00 01 11 10
1 1 1 1
00 00
01 01
11 11
10 10
EXERCICE 5.: Commande de feux tricolores

Présentation:

Nous nous proposons de réaliser, à

l'aide de portes NAND à 2, 3 ou 4
entrées, le décodeur d'un montage
électronique permettant le
fonctionnement des feux tricolores
d'un carrefour routier comportant 2
voies (voie 1 et 2. voir le dessin du
carrefour ci-contre).

Le principe du montage électronique complet est présenté dans le schéma synoptique

ci-dessous :

Commande de
Horloge Compteur 4 Décodeur 6 puissance des
feux tricolores
diviseur V1, O1, R1 et
V2, O2, R2

Alimentation

Schéma synoptique

Explication du principe:

- L'horloge délivre une impulsion toutes les 2 secondes.

- Cette impulsion est appliquée à l’entrée d'horloge d'un compteur diviseur par 16.
- Les 4 sorties (a, b, c, d) du compteur délivrent des signaux logiques conformes aux
chronogrammes qui suivent, et sont appliqués aux entrées du décodeur (voir
chronogrammes).

Travail demandé:

A partir des chronogrammes, remplir les tableaux de KARNAUGH de chaque sortie

du décodeur en fonction des sorties du compteur.
En déduire les équations de chaque sortie.
Transformez les équations pour n'utiliser que les portes demandées dans la
présentation. (Remarque : on pourra utiliser le fait qu'entre V1, 01 et R1 il
n'y a toujours qu'une seule lampe d'allumée. Idem pour V2, 02 et R2).
Chronogrammes:

a
1

t
0

b
1

0 t

c
1

t
0
d
1

t
0

V1 R1 V1
O1
t

R2 V2 R2
Feux 2 O2
t (s)

2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Remarque : On présentera les tableaux de KARNAUGH de la façon suivante: (variables a et

b en haut, c et d sur le coté, dans le sens spécifié dans le tableau ci dessous. Ce sens est
préférable pour représenter le codage binaire des nombres en sortie d'un compteur. "d" étant
le poids fort, "a" étant le poids faible).
ba
dc 00 01 11 10
00

01

11

10
EXERCICE 6.: Vote au directoire

Le comité directeur d’une entreprise est constitué de quatre membres :

- le directeur
- ses trois adjoints A, B, C.

Lors des réunions, les décisions sont prises à la majorité.

Chaque personne dispose d’un interrupteur pour voter sur lequel elle appuie en cas d’accord
avec le projet soumis au vote.
En cas d égalité du nombre de voix, celle du directeur compte double.

On vous demande de réaliser un dispositif logique permettant l’affichage du résultat du vote

sur lampe R.

Donner l’équation logique de R

Réaliser le schéma logique de la sortie R

D C B A R
0 0 0 0
0 0 0 1 R
0 0 1 0
0 0 1 1 00 01 11 10
0 1 0 0 00
0 1 0 1 01
0 1 1 0 11
0 1 1 1 10
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
EXERCICE 7.: Gestion d’un chauffage

Le niveau d'une cuve est contrôlé par 2 capteurs de

niveau (nb, nh) et 2 capteurs de température (th, tb) .
Une vanne permet le remplissage tant que le niveau
haut n'est pas atteint. Une résistance chauffante
assure le chauffage jusqu’à la température maximale.
Une sécurité de fonctionnement interdit le chauffage
si le niveau bas est atteint, de même le remplissage
est arrêté si la température minimale est atteinte.
Les capteurs nb, nh sont à l’état 1 si le liquide est
présent devant le capteur.
Les capteurs de température th, tb sont à l’état 1 si la
température du liquide est supérieure a th, tb.

Décrire le fonctionnement par une table de vérité.

Déterminer les équations de fonctionnement par la méthode de votre choix.
Les capteurs de niveau sont à l'état logique 1 lorsque l'eau est présente devant le capteur. Les
capteurs de température sont à l'état logique 1 si la température est supérieure à la
température à détecter.

EXERCICE 8.: Exercices sur les conditions indifférentes

8.1. Donner les équations logiques simplifiées

ba 00 01 11 10
c
0 0 0 0 0
1 1 0 1 X
ba
00 01 11 10
dc
S= 00 0 1 1 0
S=
01 1 1 X 1

11 0 1 X 0
ba
X 1 1 0 00 01 11 10
10 dc
00 0 1 1 0
S=
01 0 1 1 0

11 1 X 1 X

10 1 X 1 0
EXERCICE 9.: Problème d’indicateur de niveaux de réservoirs

Soient deux réservoirs R1 et R2 dont le niveau pour chacun est contrôlé par un détecteur de niveau
haut ( a pour R1, b pour R2 ) et un détecteur de niveau bas ( c pour R1, d pour R2 ). On écrira a, b, c,
d, lorsqu'il y aura du liquide et /a, /b, /c, /d en l'absence de liquide. On dispose de trois voyants V1, V2,
V3, qui fonctionnent dans les conditions suivantes:

V1 = 1 si les deux réservoirs sont pleins. V2 = 1 si

les deux réservoirs sont vides.
V3 = 1 dans tous les autres cas (réservoir à moitié plein ou un plein un vide...).

Un certain nombre de combinaisons sont technologiquement impossibles, les sorties V1, V2, V3,
prendront dans ces cas là une valeur indifférente (X).

Etablir la table de vérité de ce système.

Déterminer les équations logiques simplifiée.
Réaliser le logigramme de V1, V2, V3 avec des portes NAND.

a b c d V1 V2 V3 V1 00 01 11 10
0 0 0 0 00
0 0 0 1 01
0 0 1 0 11
0 0 1 1 10
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1 V2 00 01 11 10
1 0 1 0 00
1 0 1 1 01
1 1 0 0 11
1 1 0 1 10
1 1 1 0
1 1 1 1
V3 00 01 11 10
00
01
11
10
 Logique séquentielle.

1 FONCTION DECOMPTEUR ASYNCHRONE A BASCULE D

Schéma structurel :
1. Le fonctionnement de ces bascules es-il synchrone ou asynchrone ? Argumenter votre réponse.
a Qa b Qb c Qc
1D 1D 1D

H
C1 C1 C1

2. Tracer les chronogra mmes des sorties Qa, Qb et Qc (à l’état initial, Qa=Qb=Qc= "0").

3. Convertir en décimal les trois bits binaires Qc, Qb et Qa en prenant Qa pour bit de poids faible.

4. Quelle est la fonction réalisée ?

5. Donner le modulo du compteur

H
1

t
0

Qa
1

t
0
Qb
1

t
0
Qc
1

t
0

NQD 0
t
2 FONCTION COMPTEUR ASYNCHRONE A BASCULE D

Schéma structurel :
1. Le fonctionnement de ces bascules es-il synchrone ou asynchrone ? Argumenter votre réponse.
a Qa b Qb c Qc
1D 1D 1D

H
C1 C1 C1

2. Tracer les chronogrammes des sorties Qa, Qb et Qc (à l’état initial, Qa =Qb=Qc= "0").

3. Convertir en décimal les trois bits binaires Qc, Qb et Qa en prenant Qa pour bit de poids faible.

4. Quelle est la fonction réalisée ? Comparer ce schéma structurel avec celui de l’exercice précédent et conclure sur
l’incidence de la fonction réalisée.

5. Donner le modulo du compteur

H
1

t
0

Qa
1

t
0
Qb
1

t
0
Qc
1

t
0

NQD 0
t
3 FONCTION COMPTEUR ASYNCHRONE MODULO 5 A BASCULE D

1. Donner la table de vérité de l’opérateur logique (/R = f (Qa, Qc))

2. Quel est le role de l’entrée /R ?A quel niveau est elle active ? Cette entrée est dite prioritaire, qu’entendez vous par là
?
3. Tracer les chronogrammes des sorties Qa, Qb, Qc et /R (à l’état initial, Qa=Qb=Qc= "0").
4. Convertir en décimal les trois bits binaires Qc, Qb et Qa en prenant Qa pour bit de poids faible.
5. Quelle est la fonction réalisée ?
4 FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE D
1. Donner la table de vérité de l’opérateur logique (R = f (Q1, Q3))
2. Quel est le rôle de l’entrée R ? A quel niveau est elle active ?
3. Tracer les chronogrammes des sorties Q0, Q1, Q2, Q3 et R (à l’état i nitial, Q0=Q1=Q2=Q3= "0").
4. Convertir en décimal les trois bits binaires Q0, Q1, Q2 et Q3 en prenant Q0 pour bit de poids faible.
5. Quelle est la fonction réalisée ?
5 FONCTION "REGISTRE A DECALAGE".
Le schéma structurel pourrait être réalisé à partir du circuit logique CD4013A ou d’un 74LS374

Schéma structurel :

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
D 1D
1D 1D 1D 1D 1D 1D 1D

CL C1
C1 C1 C1 C1 C1 C1 C1

Construire le chronogramme de cette structure demande d’avoir à l’esprit que tout opérateur introduit un temps de latence
entre le moment de la commande et celui où le résultat aboutit en sortie. Ce temps est appelé temps de propagation. Or ici les
entrées de commandes sont actionnées simultanément. Lors d’un front montant de CL un opérateur voit donc l’état de
l’opérateur qui le précède avant que celui-ci n’ait eu le temps de changer d’état. Ce principe étant admis vous pouvez
construire successivement les chronogrammes de Q0, Q1,…, Q6 et Q7

Chronogrammes en page suivante

CL 1 t
0
D 1
0
t
Q0 1
0 t
Q1 1
0
t
Q2 1
0
t
Q3 1
0
Q4 1 t
0
Q5 1 t
0
t
Q6 1
0 t
Q7 1 t
0
0 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 1,8 2 2,2 2,4 2,6 2,8 ms
6 ETUDE DU "COMPTEUR A ANNEAU".

Schéma structurel.
1. Tracer les chronogrammes de Q0, Q1 et Q2 (s'aider du mémotech pour la documentation du CD4013).
2. Exprimer la fréquence FQ0 en fonction de FH
3. Au vu des chronogrammes, indiquer le modulo de ce compteur.
H
1

t
0

RAZ
1

t
0
Q0
1

t
0
Q1
1

t
0

Q2
1

t
0
7 ETUDE DU "COMPTEUR DE JOHNSON".
Schéma structurel.

1. Faire le même travail que précédemment (compteur en anneau) sur ce nouveau schéma
2. Quelle différence existe-t-il entre ce schéma et le précédent ? Quelle en est la conséquence sur le modulo
et la fréquence des signaux de sortie?
H
1

t
0

RAZ
1

t
0
Q0
1

t
0
Q1
1

t
0

Q2
1

t
0
8 FONCTION COMPTEUR ASYNCHRONE MODULO X A BASCULES JK".

1. Sur quel front fonctionnent les bascules ?

2. A quel niveau logique les entrées /R sont elles activent ?
3. Compléter les chronogrammes de Qa, Qb, Qc et de /R (à l’état initial, Qa=Qb=Qc= "0").
4. Donner un nom à cette structure (modulo) ?
9 FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE JK
On désire réaliser un compteur asynchrone modulo 10 à l’aide de bascules JK activent sur front montant.
1. Réaliser le schéma permettant de réaliser ce compteur
2. Tracer les chronogrammes des sorties Q0, Q1, Q2, Q3 et Raz (à l’état initial, Q0=Q1=Q2=Q3= "0").
3. Convertir en décimal les quatre bits binaires Q3, Q2, Q1 et Q0 en prenant Q0 pour bit de poids faible.
10 FONCTION "DIVISION DE FREQUENCE".
Le schéma structurel est réalisé à partir du circuit logique HEF4027B

Schéma structurel.

Le circuit U2 est alimenté sous 0/5V

1. Il vous appartient de câbler les broches repérées S et R de façon à inhiber la "mise à un" et à
effectuer une "remise à zéro" de la sortie Us dès la mise sous tension du circuit. On utilisera le
signal RAZ (cf chronogrammes).

Conditions initiales:
- la sortie Q de U2a est au niveau bas,
- la sortie Q de U2b est au niveau bas.

2. Sachant que Ucad est une ddp logique 0/5V de fréquence F=10KHz, représenter les
chronogrammes des grandeurs J , K, Q et Q (chronogrammes en page suivante) pour les deux
bascules JK, mettant en évidence le fonctionnement de la structure. Et ceci pour 9 périodes de
Ucad.

3. Déterminer la fréquence du signal de sortie, et préciser la division effectuée.

 Ucad
1

t
0

RAZ
1

t
0

Qa
1

t
0
Q
a
1
t
0
Qb/Us
1

0 t

Qb
1

0 t
11 FONCTION ASYNCHRONE A BASCULE JK.
Le schéma structurel est réalisé à partir du circuit logique HEF4027B

Schéma structurel.

JE 1J 1J Q2
Q1
C C1 C1
KE 1K Q1 1K Q2

Tracer les chronogrammes des sorties Q1 et Q2.

JE 1
0 t
KE 1
0 t
C 1
0 t
Q1 1
0 t
Q2 1
0 t
0 52 56 µs
4 8 12 16 20 24 28 32 36 40 44 48
12 ETUDE D’UN COMPTEUR BINAIRE.

Symbole :

1. En exploitant sa table de vérité ou sa représentation détermine :

 l’entrée et l’événement provoquant sa mise à zéro ;
 l’entrée et l’événement provoquant le comptage ;
 le modulo du comptage ;
 le nombre mini possible en sortie ;
 le nombre maxi possible en sortie.
2. Compléter les chronogrammes suivants :
 H 1 t
0
RAZ 1
0
t
Q0 1
0 t
Q1 1
0
Q2 1 t
0
Q3 1 t
0
Q4 1 t
0
Q5 1 t
0
Q6 1 t
0
Q7 1 t
0
Q8 1 t
0
Q9 1 t
0
Q10 t
1
Q11 t
1
t
NHD
?

t
0
4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms
13 ETUDE DE COMPTEURS .

Symboles :

1. Pour chacun des composants représentés c-dessous, déterminer :

 l’entrée et l’événement (0, 1  ou ) provoquant leur mise à zéro ;
 l’entrée et l’événement provoquant le comptage ;
 et le modulo de comptage.
2. Compléter les chronogrammes
suivants Procédure :
- En faisant attention aux événements de mise à zéro (RAZ) compléter le
chronogramme du nombre de sortie NO.
- En déduire l'état de chaque ligne de sortie du compteur
4518

CP0 1 t
0
MR 1
0
t
NOD
t
?

O0 1
0
t
O1 1
0
t
O2 1
t
4520

0
O3 1
0 t
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms

CP0 1 t
0
MR 1
0
t
NOD
11

t
O0 1 t
0
O1 1 t
0
O2 1
t
0
O3 1
0 t
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms
 14 ASSOCIATIONS DE COMPTEURS MODULO 10.
Schéma structurel. Travail demandé : tracer les
chronogrammes ci-dessous

/CP1 1 t
0
MR 1
0 t

NU10 t
3

U0 1
t
0
U1 1
t
0
U2 1
t
0
U3 1
0 t

ND10 t
4

D0 1
t
0
D1 1
t
0
D2 1
t
0
D3 1
0 t

N10
t
43

0
4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms
15 FONCTION "COMPTEUR A MODULO DEFINI PAR CABLAGE".

Schéma structurel.

Le schéma ci-dessus est celui d’un compteur dont le modulo est déterminé par câblage

1. Pour IC1, déterminer :

 l’entrée et l’événement provoquant le comptage ;
 l’entrée et l’événement provoquant la mise à zéro de son contenu.
2. Déterminer la première valeur du contenu remettant à zéro le compteur.
3. Enoncer la succession de nombres stables produits par ce compteur.
4. Compléter les chronogrammes sur la page suivante
5. Proposer un nouveau câblage afin d’obtenir une fonction comptage modulo 12. Enoncer la
suite des nombres stables produits par cette structure.
 H1
0 t

N .

CT0 1
0
CT1 1
0
CT2 1
0
CT3 1
0
R1
0
0 4
8 12 16 20 24 28 32 36 40 44 48 52 56 ms
16 ETUDE D’UN COMPTEUR-DECOMPTEUR A PRECHARGEMENT.

Symbole :

1. En exploitant sa table de vérité ou sa représentation détermine :

 l’entrée et l’événement provoquant sa mise à zéro ;
 l’entrée et l’événement provoquant le comptage ;
 l’entrée et l’événement provoquant le décomptage ;
 le modulo du décomptage et du comptage ;
 l’entrée et l’événement provoquant le préchargement ;
 les entrées de données pour le préchargement ;
 la condition pour que RINC soit actif et l’état associé ;
 la condition pour que RDEC soit actif et l’état associé.
2. Compléter les chronogrammes des deux pages suivantes :
 RAZ 1
t
0

HINC 1
t
0
HDEC 1 t
0
CHARGE 1
t
0

NQD t
?

Q0 1
t
0
Q1 1
t
0
Q2 1
t
0
Q3 1
0 t
RINC 1
t
0
RDEC 1
0 t
0 4 8 12 16 20 24 28 32 36 40 44 48 ms
 RAZ 1
t
0
HINC 1
t
0
HDEC 1 t
0
CHARGE 1
0 t
?

NQD t
Q0 1
t
0
Q1 1
t
0
Q2 1
t
0
Q3 1
0 t
RINC 1
t
0
RDEC 1
0 t
48 52 56 60 64 68 72 76 80 84 88 92 96 100 104 ms
17 COMPARER DES CHRONOGRAMMES SYNCHRONES ET ASYNCHRONES.

Schéma structurel.

Voici une structure de comptage. Le compteur 74163a est un compteur synchrone, le 74393 est un
compteur asynchrone. Vous allez construire les chronogrammes de l'un et de l'autre suivant les procédés
respectifs de chacun de ces compteurs. Ils sont tous deux commandés par le même signal de commande H, le
comptage est donc simultané. Ainsi vous pourrez vous rendre compte de la différence entre les deux modes
de fonctionnement.
Procédure :
- Construire le premier chronogramme comme vous en avez l'habitude (H est commun)
Le deuxième chronogramme dilate l'échelle de temps au voisinage de t=32ms du premier chronogramme. À cette échelle vous ne
pourrez pas négliger les temps de propagation de l'information dans les opérateurs. Pour simplifier vous considérerez qu'un temps
de propagation TP vaut 15ns.
- Les quatre s orties de l ' o pé ra te ur synchrone sont toutes co mm an dé es par H. Construire le
chronogramme de ces sorties en considérant un TP entre  de H et chaque transition de sortie.
- L a s o r t i e AS 0 de l ' o p é r a t e u r a s y n c h r o n e es t c o m m a n d é e par  d e H . Construire le
chronogramme de AS0 en considérant un TP entre  de H et transition de AS0. La sortie AS1 est
commandée par  de AS0, un TP doit donc s'écouler entre ces deux événements. Vous procéderez
ainsi aussi pour les sorties AS2 et AS3.
- Représenter chaque TP par une flèche de couleur. (voir exemple)
- Déterminer pour chaque instant (même pendant les transitions) les valeurs de S et AS.
 H1 H1 t
t
0 0
/RAZ 1 /RAZ 1
0 0
S0 1 S0 1
0 0
S1 1 S1 1
0 0
S2 1 S2 1
0 0
S3 1 S3 1
0 0

15
S
8

S .
.

AS0 1 AS0 1
0 0
AS1 1 AS1 1
0 0
AS2 1 AS2 1
0 0
AS3 1 AS3 1
0 0

15
AS
8

AS .
.

16 20 24 28 32 36 40 ms 31,980 32,000 32,020 32,040 32,060 32,080 32,100 ms

18 ANNEXE

HEF4518B Dual BCD counter

FUNCTION TABLE
CP0 CP1 MR MODE
 H L counter advances
L  L counter advances
 X L no change
X  L no change
 L L no change
H  L no change
X X H O0 to O3 = LOW

74HC/HCT393 Dual 4-bit binary ripple counter

PIN DESCRIPTION

PIN NO. SYMBOL NAME AND FUNCTION

1, 13 1CP, 2CP clock inputs (HIGH-to-LOW, edge-triggered)
2, 12 1MR, 2MR asynchronous master reset inputs (active HIGH)
3, 4, 5, 6, 1Q0 to 1Q3, flip-flop outputs
11, 10, 9, 8 2Q0 to 2Q3

7 GND ground (0 V)
14 VCC positive supply voltage
74HC/HCT193 Presettable synchronous 4-bit binary up/down counter

FUNCTION TABLE
INPUTS OUTPUTS
MR /PL CPU CPD D0 D1 D2 D3 Q0 Q1 Q2 Q3 /TCU /TCD
OPERATING MODE 14 11 5 4 15 1 10 9 3 2 6 7 12 13
H X X L X X X X L L L L H L
reset (clear)
H X X H X X X L L L L H H
X
L L X L L L L L L L L L H L
X H L L L L L L L L H H
parallel load
L L L X H H H H H H H H L H
H X H H H H H H H H H H
L L

L L
count up L H  H X X X X count up H H
count down L H H  X X X X count down H H
74HC/HCT4040 12-stage binary ripple counter
PIN DESCRIPTION
PIN NO. SYMBOL NAME AND FUNCTION
8 GND ground (0 V)
9, 7, 6, 5, 3, 2, 4, 13, 12, 14, 15, 1 Q0 to Q11 parallel outputs
10 CP clock input (HIGH-to-LOW, edge-triggered)
11 MR master reset input (active HIGH)
16 VCC positive supply voltage

FUNCTION TABLE
INPUTS OUTPUTS
CP MR Qn
 L no change
 L count
X H L

Timing diagram:
74HC/HCT163 Presettable synchronous 4-bit binary counter

PIN DESCRIPTION
PIN NO. SYMBOL NAME AND FUNCTION
1 MR synchronous master reset (active LOW)
2 CP clock input (LOW-to-HIGH, edge-triggered)
3, 4, 5, 6 D0 to D3 data inputs
7 CEP count enable input
8 GND ground (0 V)
9 PE parallel enable input (active LOW)
10 CET count enable carry input
14, 13, 12, 11 Q0 to Q3 flip-flop outputs
15 TC terminal count output
16 VCC positive supply voltage

FUNCTION TABLE
INPUTS OUTPUTS

OPERATING MODE MR CP CEP CET PE Dn Qn TC

reset (clear) L  X X X X L L
H  X X L L L L
parallel load
H  X L H H (1)
X
count H  H H L X count (1)

hold H X L X H X qn (1)
(do nothing) H X X L H X qn L
(1) The TC output is HIGH when CET is HIGH and the counter is at terminal count (HHHH).