TD-Chapitre 2 : CNA-CAN Cours : Électronique Analogique

EXERCICE 1 :
On considère le montage du Convertisseur Numérique Analogique (CNA) suivant :
 si ai = 0, l’interrupteur est relié à la masse
 si ai = 1, l’interrupteur est relié à Uref.
1) Calculer les courants Ii en fonction des ai, Uref et R.
2) Appliquer le théorème de superposition pour exprimer le courant I en fonction des ai, Uref et R.
3) Donner l’expression de US en fonction de ai et Uref.
4) Pour Uref = -12 V, calculer le quantum Q de ce convertisseur.
Quel mot binaire faudra-t-il mettre en entrée pour avoir en sortie la tension la plus proche de 5 V.

EXERCICE 2 On considère le convertisseur à comparaison directe de la figure ci-dessous :

Le signal analogique ue est comparé au signal uCNA(t) qui est l’image de N en en sortie du compteur.
L’étendue de mesure du signal d’entrée est définie par 0 ≤ ue < 10V
1) Quelle est la résolution q0 du CNA ? On donne : n = 8 bits.
2) Quelle est l’expression de uCNA pour un nombre N ?
En déduire la valeur Ne affichée en fin de comptage pour ue = 8 V.
3) Calculer le temps de conversion pour convertir la tension ue = 5 V. On donne : fH = 1 Mhz.
4) Quelle modification doit-on apporter au montage, pour obtenir une résolution q1 ≈ 1mV sans
changer le CNA ?
5) Afin de résoudre le problème précédant, uCNA est réduite avant d’être injectée sur le comparateur.
Calculer le coefficient A0 d’atténuation ainsi que la nouvelle tension maximale que pourra
convertir le CAN.

LST-GT FSTM Page 1

TD-Chapitre 2 : CNA-CAN Cours : Électronique Analogique

6) Calculer le nombre de bits nécessaires pour conserver une étendue de mesure de 10 V avec
q1≈1mV.
EXERCICE 3 Bloc de décodage pour un Convertisseur Analogique-Numérique parallèle (CAN Flash)

L’objectif de cet exercice est la synthèse du décodeur d’un convertisseur analogique-numérique

parallèle 3 bits. La structure complète du convertisseur est illustrée dans la figure suivante :

Décodage

Le convertisseur comprend une échelle de résistances définissant des niveaux de références (0.5V,
1V, 1.5V, 2V, 2.5V, 3V, 3.5V), des étages de comparaison pour chaque niveau de référence et un
décodeur. Le décodeur permet de passer des résultats de comparaison au mot de n = 3 bits
(S2S1S0) représentant la valeur d’entrée.
1) Quel est le pas de quantification Q ?
2) Compléter sa fonction de transfert dans le tableau suivant ;

Ve S2 S1 S0 N(10)

3) Compléter la table de vérité correspondant au bloc logique décodeur ;

Entrées Sorties
G F E D C B A S2 S1 S0

4) A partir de la table de vérité, établir les équations logiques du décodeur.

5) Quel est l’avantage et l’inconvénient de ce convertisseur ?
LST-GT FSTM Page 2