Atelier Architectures des Ordinateurs 2021/2022

TP1 : Initiation au développement par schéma sous QUARTUS II

Objectif :

Objectif de ce TP est de s’initier à l’environnement Quartus pour la plateforme Cyclone de

Altera afin de concevoir un circuit logique simple constitué par des portes logiques

le logiciel QUARTUS 13.0 est disponible sur

https://fpgasoftware.intel.com/13.0sp1/

les fichiers à télécharger sont

a. Création du projet
Les outils de développement pour FPGA utilisent la notion de projet :

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- Définition de l’environnement du projet (Cibles, outils, contraintes et…)

- Travail collaboratif, plusieurs développeurs peuvent intégrer leurs productions dans un même
environnement.
Ouvrir QUARTUS II V13.x, puis « Create un New Project »

 Cliquer sur «New project wizard ». Le wizard (assistant) va nous guider dans la construction
du projet.
 Il est indispensable de structurer les projets dans des dossiers, l’outil QUARTUS générant un
grand nombre de fichiers. Cliquer sur « Next »

Le dossier de travail contient le projet, fichiers et dossiers.

Le nom du projet sera celui du fichier contenant tous les paramètres du dossier LFEEA2TP1.

 Compléter la page 1/5 du Wizard puis cliquer « next »

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 Dans la Page 2/5, « Add Files » permet d’ajouter des fichiers sources (schéma, MAE ou VHDL)
au projet, ici il n’y en a pas.Cliquer sur « Next »

 La page 3/5 permet de choisir le composant cible. La carte DK-START-3C25N - Starter Kit est
équipée d’un FPGA Cyclone II, EP3C25F324C6 disposant de 24624 LEs (Logics Elements) en boitier
PGA avec 216 broches, fonctionnant entre 0°C et 85°C.

 On doit Choisir la famille cyclone III, sous le nom de EP3C25324C6 puis cliquer sur « Next »

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 ALTERA a choisi de ne pas intégrer de simulateur dans QUARTUS. Le simulateur ModelSim-

ALTERA (société Mentor Graphics) est installé automatiquement avec QUARTUS, le
développeur doit le préciser. Dans la page 4/5 cliquer sur « Next »

 Vérifier la configuration sur la page 5/5 puis « Finish » Le projet est créé et configuré, il est
maintenant possible d’ajouter des fichiers de description schéma, MAE ou VHDL.

Ainsi, le résultat de création de projet est donné par la figure suivante

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Il est évident que le projet choisi sera implémenté dans la cible configurée précédemment avec
toutes les tâches de conception

b. Création d’un schéma

Cliquer « File – New » ou puis sélectionner « Block Diagram/schematic File », l’éditeur de

schéma s’ouvre.

Nous proposons la réalisation d’une fonction XOR à l’aide de quatre portes NAND à deux entrées.

Cliquer puis dans la fenètre « Symbol » choisir « primitives » puis «logic » et sélectionner
une fonction NAND2.

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 Par défaut, l’icône « repeat insert mode » est couchée, elle permet de répéter l’insertion du
symbole NAND2 autant de fois. Dans la fenêtre principale, placer quatre fonctions NAND puis
désactiver cette insertion par outil de selection . Cet outil permet aussi de déplacer
librement les portes dans la fenêtre de saisie

Cliquer et pour faire les liaisons entre les portes afin de réaliser le logigramme de la
fonction XOR avec des NAND.

Cliquer puis et pour placer les entrées et sorties (doubles clics pour éditer une
connexion).

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 Nommer les entrées par A et B et la sortie par S (clic-droit sur le pin, properties, puis pin
name), de même, nommer les signaux internes S1, S2, S3 (clic-droit sur le fil, properties, puis
Name) en cas où les variables ne sont pas lisibles déplacer avec les NAND et les fils de
connexion.

 Enregistrer le schéma LFEEA2TP1.bdf en prenant soin de vérifier le dossier de destination

(celui du projet)

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 Vérifier que la compilation est en mode « full design » ( la boite de selection « Tasks » est
située sur la gauche de l’écran)

Cliquer pour compiler le projet. (Compter 30 secondes de compilation)

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QUARTUS vérifie le schéma, crée un fichier VHDL correspondant, puis effectue un routage dans le
FPGA cible. Il crée des rapports pour toutes les étapes de la compilation. Si tout est correct, La fenêtre
de messages « Processing » indique : 0 errors, 12 warnings .

Les « warnings » indiquent que le compilateur a dû prendre des décisions qui peuvent influer sur le
résultat attendu ou que la description (design) est peut être incomplète. Ici par exemple aucune
horloge n’est utilisée. Généralement ( !) les « warnings » peuvent être ignorés.
Le test du projet peut être effectué par le simulateur ModelSim.

c. Simulation

Cliquer « File – New » puis sélectionner « University Program VWF »

 La fenêtre de simulation s’ouvre, ensuite enregistrer la simulation sous le nom LFEEA2TP1

même nom que le projet et le dossier supportant tous les fichiers crées par Quartus.

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Cliquer « edit – Insert-Insert Node or Bus »

Cliquer « Node finder – List - Déplacer tous»

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Les variables d’entrée et de sortie sont sélectionnées dans la fenêtre de simulation. Il est
possible de déplacer les signaux simplement avec la souris, afin de les visualiser dans un ordre
particulier. Nous choisissons pour A un signal d’horloge avec d’une période 10 ns

 Nous choisissons pour B un signal d’horloge avec d’une période 20 ns

 Lancer la simulation avec deux types de simulations :

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 Lancer une simulation fonctionnelle avec qui ne tient pas compte du temps de
propagation dans les portes logiques NAND. Elle obéit intégralement la table de vérité de la
fonction XOR

 Lancer une simulation fonctionnelle avec qui tient compte du temps de propagation
dans les portes logiques NAND (temps de propagation total est de l’ordre de 6.184ns). Elle
obéit la table de vérité de la fonction XOR avec un certain retard

d. Création de Symbole pour le fichier courant

Ce fichier peut lui-même être transformé en un nouveau composant qui pourra être inséré dans un
schéma, cela permet de conserver la possibilité de synthèse par schéma dans le FPGA.
Depuis la fenêtre de saisie de schéma, cliquer « File – Create/Update – Create symbol files for
current file »

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Le fichier LFEEA2TP1.bsf est créé lors de l’enregistrement. (bsf est l’extension des symboles
graphiques des composants)

 Pour vérifier la création de ce symbole LFEEA2TP1 réalisant la fonction XOR avec NAND2,

Cliquer puis dans la fenêtre « Symbol » choisir « project » puis sélectionner le symbole
LFEEA2TP1.

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e. Schéma RTL

Ce schéma correspond à l’analyse RTL

Tools – Netlist Viewers - RTL Viewver.
Quartus crée le symbole correspondant à la description fonctionnelle.

f. Schéma GATE :

Il est possible de voir le schéma avant et après l’intégration dans le FPGA.

Tools – Netlist Viewers - Technologie Map Viewver (Post Fitting).
Quartus crée le symbole correspondant à la synthèse obtenue.

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h. Essai sur cible (Starter Kit)

Le KIT est équipé de 4 interrupteurs (switchs) et de 4 LED qui vont permettre de tester en réel le
projet.La correspondance des bountons poussoirs et les LED avec les entrées de la carte est comme
suit

L’outil « PIN PLANER » permet d’attribuer des broches physiques à des ntrées/sorties

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Cliquer « Assignment – Pin Planer »

 Pin Planer affiche un plan de câblage du FPGA et permet l’assignement des entrées/sorties
Configurer le brochage de a, b, s comme suit : (glisser – déposer) puis vérifier l’assignement par
Enable

 Fermer PIN Planer, les numéros de broches apparaissent sur le schéma.

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 Recompiler le projet.

 Placer un câble entre l’USB Blaster Port du KIT sur un port USB du PC. Alimenter le KIT et
appuyer sur le bouton ON/OFF, (L’application par défaut du KIT teste les LEDs et les
afficheurs). Sur QUARTUS, dans la fenêtre Tasks, double-clique « Program Device »

 Normalement le programmeur « USB-Blaster » est automatiquement détecté. Dans le cas

contraire, cliquer sur « Hardware Setup » selectionner « USB-Blaster » puis Add Hardware.

Cliquer Start, le FPGA est programmé. Tester alors la fonction XOR sur les interrupteurs SW0, SW1
et la LED0.

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