Ecole Nationale d’Electronique

et de Communication de Sfax

Travaux Pratique N°1

Additionneur

Elaboré par : Dalel Bouazizi

Classe : 2GEC 3
Groupe 1

Année Universitaire 2023-2024

 I. Objectif du TP

L’objectif de ce TP est de prendre en main un compilateur et un simulateur pour le langage VHDL.

Il s’agit du logiciel ModelSim de Mentor Graphics. On présente les différentes étapes pour aboutir à la
simulation d’un additionneur complet et par la suite savoir décrire et valider par simulation
leur caractéristiques.

II. LE langage VHDL

VHDL est un langage de description de matériel destiné à représenter le comportement ainsi que
l'architecture d’un système électronique numérique. Son nom complet est VHSIC Hardware Description
Language.
Le but d'un langage de description matériel tel que le VHDL est de faciliter le développement d'un circuit
numérique en fournissant une méthode rigoureuse de description du fonctionnement et de
l'architecture du circuit désirée.

III. Le logiciel ModelSim

Le Logiciel ModelSim SE est dédié à la conception d'ASIC et de FPGA, permet la simulation temporelle au
niveau RT (transfert de registre) ou au niveau porte, à partir des langages VHDL ou Verilog.

IV. Additionneur

Considérons l’additionneur complet (FA) représenté par le schéma suivant :

1. Description VHDL de type flot de données AND2

2. Description VHDL de type flot de données nxor3

3. Description VHDL de type flot de données NAND2

4. Description VHDL de type flot de données NOR3

5. Description VHDL de type structurelle de l’additionneur (FA)
  Table de vérité

X Y CIN SUM COUT

0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

V. Additionneur à propagation de retenu 4 bits

 Le schéma bloc est le suivant :

A B
4 4

CIN COUT
Additionneur 4 bits
(RCA)

 Schéma structurel d’un RAC 4 bits

A0 B0 A1 B1 A2 B2 A3 B3

COUT
CIN COUT
COUT

COUT

S0 S1 S2 S3

 Description VHDL structurelle de l’additionneur 4 bits (RAC)