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Implémentations Logiques et VHDL

Le document présente une série d'exercices de révision sur la conception de circuits logiques, y compris des implémentations avec des puces 7400, ROM, PLA, PAL et FPGA. Il inclut également des questions sur un programme VHDL, demandant des compléments sur un diagramme de temps et une représentation de design. Enfin, il aborde un circuit séquentiel dont la description et la simulation en VHDL sont demandées.

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Implémentations Logiques et VHDL

Le document présente une série d'exercices de révision sur la conception de circuits logiques, y compris des implémentations avec des puces 7400, ROM, PLA, PAL et FPGA. Il inclut également des questions sur un programme VHDL, demandant des compléments sur un diagramme de temps et une représentation de design. Enfin, il aborde un circuit séquentiel dont la description et la simulation en VHDL sont demandées.

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Exercices de Révision

Exercice1

Considérez un module qui doit réaliser les fonctions logiques suivantes :

𝐹 = ∑(0,1,3,7) ; 𝐹 = ∑(1,3,5,6,7) ; 𝐹 = ∑(0,1,4,5) ; 𝐹 = ∑(2,4,5,7)

a. Donnez son implémentation en utilisant uniquement des puces 7400.


b. Donner son implémentation sur le circuit ROM.
c. Donner l’implémentation des trois premières fonctions sur le PLA.
d. Donner son implémentation sur le PAL
e. Donner son implémentation sur deux blocs configurables du FPGA

Exercice 2
1- Quel type de PLD représente le bloc diagramme logique de la figure1. Donner sa
nomenclature. (Justifier votre réponse).
2- Considérez un module qui doit réaliser les fonctions logiques suivantes :

𝐹 = ∑(0,1,3,7) ; 𝐹 = ∑(1,3,5,6,7) ; 𝐹 = ∑(0,1,4,5) ; 𝐹 = ∑(2,4,5,7)

a) Donnez son implémentation sur le PLD de la figure 1. On prendra, comme entrées du


module a, b et c sur les pins numérotés, respectivement 5,6 et 7.
b) Donner son implémentation sur un circuit ROM que vous définissez et le représentez.
c) Donner son implémentation sur une portion d’un réseau pré-diffusé programmable
FPGA de la figure 2. Décrire brièvement cette portion.
Exercice 3

On considère le programme VHDL suivant :

library IEEE;
use IEEE.std_logic_1164.all;

entity exo4 is
port (A, B, C : in std_logic;
Q1 : out std_logic :=’1’;
Q2 : out std_logic :=’0’);
end exo4;

architecture synth of exo4 is


signal X, Y : std_logic;
begin
process (X, C)
begin
if (X =’1‘) then
Q2 <= C;
end if;
end process;

Y <= B xor C;

process (A)
begin
if (A event and A=’1’) then
Q1 <= C;
X <= Y;
end if;
end process;
end synth;

1) Compléter le diagramme des temps suivant :

Q1

Q2

2) Représenter le design du système généré par ce code VHDL avec 3 bascules D et 1 porte logique XOR.

Exercice 4

Soit le circuit séquentiel suivant :

D1 Q1 D2 Q D3 Q D4 Q
2 3 4

Clk 𝑸1 𝑸 𝑸 𝑸
2 3 4

Reset

Donner sa description en VHDL ? proposer une simulation après avoir analyser le circuit.
Déduire le rôle du circuit.

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