Les microprocesseurs

2
Parallel ATA
3
La mmoire
Organise en mots (octets) de format identique, reprs par
leur adresse

mot 3
mot k
mot k+1
mot k+2
mot 2
mot 1
Mmoire
Adresse
2000H
2xxxH
Les units de mesure
La plus petite unit quun ordinateur peut traiter et le bit.

Le bit est une information qui peut prendre soit la valeur 0 soit la valeur 1, on
parle alors de valeur binaire

Une srie de 8 bits successif forme ce quon appel un octet

Units de mesure base sur loctet :

1 Bit (b) 0 ou 1
1 Octet (o) 8 bits
1 Kilo Octet (Ko) 1024 octets
1 Mga Octet (Mo) 1024 kilo octet
1 Giga Octet (Go) 1024 mga octet
1 Tra Octet (To) 1024 giga octet
1 Pta Octet (Po) 1024 tra octet
1 Exa Octet (Eo) 1024 pta octet

Attention octet en anglais scrit byte (8 bits) et non pas (1 bit)
Les bus
Composant 1 Composant 2
n
Le regroupement de n lignes (fils) permettant lenvoi en parallle dun
mot de n bits entre deux composants 1 et 2
Un bus, cest :
Le bus dadresse (BA)
Relie le microprocesseur tout circuit adressable
(mmoire, interfaces d'entre/sortie ...)
Unidirectionnel
Ex : - un microprocesseur 8 bits comporte 16 bits dadresse
65536 @ - un microprocesseur 16 bits comporte 20 bits
dadresse 1024000 @
Microprocesseur
Circuit
(mmoire, E/S ...)
16(20...)
BA
Le bus de donnes (BD)
Transmet les donnes entre le microprocesseur et le circuit
adress
Bidirectionnel
Un systme 8 bits (16, 32,64 ...) possde un BD 8 bits (16, 32, 64 ...) = taille
de linfo que le processeur peut traiter en une opration lmentaire
Microprocesseur
Circuit
(mmoire, E/S ...)
8(16...)
BD
Le circuit dhorloge
Fournit des signaux priodiques de 1 a X000 MHz
destins squencer le travail du processeur
dfinit les cycles de base
Ex : crire la donne 26H ladresse 3540H
le processeur compose la valeur 3540H sur le bus d adresse
met la ligne R/W 0
met la valeur 26H sur le bus de donne
Qui a invent le microprocesseur ?
quand ? En 1971
Un peu d histoire
Composant micro programm
4 bits
2300 transistors
Horloge 100 Khz
Dvelopp par INTEL pour BUSICOM
2
Gnrations et Performances
Premire gnration
tubes vide 1945-1955
Deuxime gnration
transistors 1955-1965
Troisime gnration
circuits intgrs 1965-1980
Quatrime gnration
LSI, VLSI (Very) Large Scale
Integration 1980...
Performances : MIPS
Millions of Instructions Per
Second
Quelques chiffres :
Intel 8080, 1974, 0.02 mips
Intel 8086, 1978, 0.2 mips
Intel 80286, 1982, 1 mips
Intel 486 DX/66, 1992, 20 mips
Intel Pentium 60, 1994, 100 mips
Intel Pentium Pro, 1996, 300 mips
Dec Alpha 21164, 1995, 1200
mips
Processeur central ou
microprocesseur
Caractristiques du P
8bits
16bits
32bits
16 bits = 65.536 adresses
32 bits = 4.294.967.296 adresses
Le format des donnes
= Nombre de bit du bus de donne
La taille de l espace adressable
= Nombre de bit du bus d adresse
La puissance de traitement
Sexprime en MIPS
(Millions dInstructions Par Seconde)
Etendu (CISC)
Rduit (RISC)
Le jeu d instructions
Pd (w) fonction de la vitesse
Pd (w) fonction de la tension
La puissance consomme
6
Processeur central ou microprocesseur (CPU)
Excute les instructions machines places en mmoire
centrale (cerveau de l'ordinateur)





14
Fabricants : Intel, Motorola, Zilog, Western Design Center, National
Semiconductor Corporation, Harris Semiconductors, Data General,
AMD, Hewlett-Packard, IBM
Contient 2 composants essentiels :
l'unit de contrle ou de commande : excute les instructions
machines
l'unit arithmtique et logique (UAL) : excute les oprations
lmentaires ncessaire lexcution des instructions machines
qui communiquent entre eux par un bus interne et avec le monde
extrieur par les bus de donnes, dadresses et de contrle






Microprocesseur
15
Circuit lectronique cadenc au rythme d'une horloge interne
Cristal de quartz soumis un courant lectrique : envoie des impulsions
La frquence d'horloge (cycle) = nombre d'impulsions par seconde
chaque top dhorloge : excution dune action (instruction)
les cycles se comptent en millions d'instructions par seconde (MHz) ou en
milliards d'instructions par seconde (GHz)
4.77 MHz en 1981, 25 MHz en 1992, 400 MHz en 1998, 2GHz en 2002,
Le premier microprocesseur (Intel 4004) a t invent en 1971
unit de calcul 4 bits cadenc 108 kHz
rsultat de lintgration denviron 2300 transistors
Depuis, la puissance des microprocesseurs augmente
exponentiellement (Loi de Moore)
Microprocesseur ou unit centrale de traitement
1) Unit de contrle : lit les donnes, les dcode puis les envoie
l'unit d'excution
2 registres pour la manipulation des instructions :
compteur ordinal : chaque instant contient l@ de la prochaine
instruction excuter (IE)
registre dinstruction : contient l'instruction excuter
Dcodeur : circuits didentification de IE
Squenceur : excution de la squence de microcommandes de IE
rythm par lhorloge du microprocesseur
pour son fonctionnement, il utilise les registres de lUAL
Registre d@ connect au bus d@ pour slectionner un mot mmoire
Registre de donnes pour lchange dinformations entre la mmoire
centrale et le processeur
16
Microprocesseur ou unit centrale de traitement
17
2) Unit d'excution : accomplit les tches venant de
l'unit de contrle :
Registres : rapides (de 8, 16, 32 ou 64 bits), contiennent :
une adresse dun mot mmoire
le contenu dun mot mmoire (donne)
UAL : excution de tous les calculs lmentaires
calcul arithmtique et oprations logiques
utilise des registres (donnes sur lesquelles portent les
oprations)
Unit de virgule flottante (FPU) : calculs complexes
non entiers







Cache processeur
mmoire volatile
composant soud sur la carte mre
permet au processeur de stocker temporairement les
oprations qu'il effectue
vite au processeur de perdre du temps recalculer
des oprations qu'il a rcemment dj effectues

18
Le processeur (CPU)
Extrait les instructions de la mmoire et les excute.
Cycle de base:
1. Extraire
2. Dcoder
3. Excuter
Plusieurs registres de 32 ou 64 bits.
Trois registres spciaux:
Compteur ordinal (PC)
Pointeur de pile (SP)
Mot dtat (PSW)
Le microprocesseur
En entre :
1) Il dispose d une adresse dans la mmoire
;
2) Il charge le contenu de cette adresse et le
considre comme tant une instruction ;
3) Ensuite, il charge le contenu de l adresse
suivante, et il recommence.


I3
I
k

I
k+1

I
k+2
I2
I1
Mmoire
contenant le
programme
Adresse
2000H
2xxxH
En sortie :
1) Il donne le rsultat de la premire
instruction ;
2) Il donne le rsultat de la deuxime
instruction ;
3) ...
Structure interne
UNITE DE TRAITEMENT UNITE DE CONTROLE
Interface
de donnes
Interface
dadresse
BA
BD
Interface
de controle
BC
Microprocesseur
Etape 0 : un registre appel Compteur Ordinal contient ladresse
de la premire instruction excuter
UNITE DE TRAITEMENT UNITE DE CONTROLE
Interface
de donnes
Interface
dadresse
BA
BD
Compteur
ordinal
Interface
de controle
BC
Microprocesseur
Etape 1 : la lecture de linstruction I1 consiste transfrer le contenu
de la mmoire correspondante dans le registre dinstructions
UNITE DE TRAITEMENT UNITE DE CONTROLE
Interface
de donnes
Interface
dadresse
BA
BD
Compteur
ordinal
Registre
dinstruction
Interface
de controle
BC
BD interne
Microprocesseur
Etape 2 : lanalyse (dcodage) du premier octet permet au microprocesseur de connatre le
nombre doctets que comporte linstruction ainsi que lopration lmentaire a excuter
UNITE DE TRAITEMENT UNITE DE CONTROLE
Interface
de donnes
Interface
dadresse
BA
BD
Compteur
ordinal
Registre
dinstruction
Interface
de controle
BC
Dcodeur
de
fonctions
BD interne
Microprocesseur
Etape 3 : le microprocesseur effectue le traitement
correspondant (unit de traitement)
UNITE DE TRAITEMENT UNITE DE CONTROLE
Interface
de donnes
Interface
dadresse
BA
BD
Compteur
ordinal
Registre
dinstruction
Interface
de controle
BC
Dcodeur
de
fonctions
BD interne
Accu A Accu B
Registre
d'tat
UAL
Microprocesseur
L'unit de traitement
LUAL (Unit Arithmtique et
Logique)
deux registres de travail
contenant une donne ou un
rsultat : accumulateurs A et B
un registre d'tat comportant
des indicateurs mmorisant la
faon dont sest effectue
lopration lmentaire (ex :
retenue C, zro Z)
BD interne
Accu A Accu B
Registre
d'tat
UAL
Mesure de performances
Pour mesurer la performance d'un ordinateur, on utilise deux units
mesure :

Le MIPS (millions d'instruction par seconde), traduit le nombre
d'oprations sur les nombre entiers qu'un ordinateur peut effectuer
en 1 seconde.
1 MIPS = 1 millions d'instruction par seconde.
Performance MIPS = NI / (10
6
* temps d'excution du programme)
NI= le nombre d'instructiondu programme test.
Le MFLOPS (Millions Instructions floating point Opration), traduit
le nombre d'oprations sur les nombres rels qu'un ordinateur peut
effectuer en 1 seconde.
Performance MFLOP = NI / (10
6
* Temps d'excution du programme
sur les nombres rels)

Mesure de performance

horloge d' Frquence
CPI n instructio d' Nombre
horloge d' cycle Temps CPI ns instructio d' Nombre UC Temps
ns instructio d' Nombre
programme un pour UC cycles de Nombre
CPI
'horloge Frquenced
programme un pour UC cycles de Nombre
UC excution d' Temps
programme un pour cycle de Temps UC cycles de Nombre UC excution d' Temps

ou
CPI = Nombre de cycles d'horloge par instruction
Temps d'excution du programme est gal :
(CPI * NI) / frquence du processeur

La performance MIPS peut alors s'exprimer de la faon suivante :
Performance MIPS = frquence du processeur / (10
6
* CPI)
Exemple : Un ordinateur excute un programme comportant 250
instructions de 3 types :
100 instructions de type 1
100 instructions de type 2
50 instructions de type 3


Le nombre de cycles par instruction de type 1 est 1,5
Le nombre de cycles par instruction de type 2 est 1
Le nombre de cycles par instruction de type 3 est 1,75
La frquence de l'ordinateur est de 3,5 Ghz.
Calculer la performance MIPS.
Le nombre de cycles par instruction de type 1 est 1,5
Le nombre de cycles par instruction de type 2 est 1
Le nombre de cycles par instruction de type 3 est 1,75
La frquence de l'ordinateur est de 3,5 Ghz.
Calculer la performance MIPS.
T = temps d'exc global
= 100*1,5*Tc + 100*1*Tc + 50*1,75*Tc
Tc = 1/(3,5*10
9
) s
T = (150+100+87,5)/(3,5*10
9
) = 337,5/3,5*10
-9
s
Performance = 250/((337,5/(3,5*10
9
))*10
6
) = ?? MIPS
17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
Architecture des processeurs
Frquence dhorloge
La frquence de lhorloge dtermine la dure dun cycle
Chaque opration utilise un certain nombre de cycles
La frquence dhorloge nest pas le seul critre de performance
La frquence dhorloge est fonction de :
La technologie des semi-conducteurs
Les circuits

33
CISC et RISC
CISC RISC
jeu d'instructions large jeu d'instructions rduit
instructions complexes instructions simples
instructions de tailles diffrentes instructions de mmes tailles
instructions de dures diffrentes instructions de mmes dures
squenceur micro-programm squenceur cbl
Processeurs CISC (Complex Instruction Set Computer'), comme les
processeurs Intel : lenteur de la mmoire => intrt davoir des oprations
complexes trs spcialises => moins nombreuses et moins daccs aux
donnes.
Mais 80% des programmes gnrs par les compilateurs font appel a
seulement 20% des instructions machine.
D'ou l'ide de l'architecture RISC de rduire le jeu d'instructions a ces 20%
d'instructions les plus utilises, en cherchant a les optimiser au maximum
avec des squenceurs cbls.
Efficacit du langage machine Richesse du langage machine
Processeur superscalaire
On dispose de plusieurs units dexcutions
(ex. arithmtique entire, en point flottant et logique).

Deux ou plusieurs oprations sont trait la fois
17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
Architecture Superscalaire
Multiplie les units fonctionnelles
Gestion des instructions
Statique (in-order): excutes dans lordre du code machine
Dynamique (out-of-order):le hardware modifie lordre des instructions pour
favoriser le paralllisme (faible nombre dinstructions)
Excution spculative: excution avant que le contrle des dpendances
soient effectus
Out-of-order et speculative instruction tendent amliorer le paralllisme
dinstruction
17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
volutions rcentes des architectures
(annes 90)
Adressage 64 bits
Optimisations:
Branchement conditionnel excution
conditionnelle
De lutilisation des caches: hardware prefetching
Faster integer and floating-point operations
Rduction du cot des branchements par lutilisation de dynamic
hardware prediction

17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
Comment faire des processeurs plus rapides?
Augmenter la frquence dhorloge (limites techniques, solution coteuse)
Permettre lexcution simultane de plusieurs instructions
Excution en parallle (duplication de composants hardware,
coteux)
Pipelining (pas de duplication de composants hardware
Amliorer les accs mmoire
Mmoire hirarchique
Optimisation des accs

17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch

Quest ce que le software Pipelining?
Paralllisme dinstructions
Une opration sexcute en plusieurs tapes indpendantes par
des lments diffrents du processeur
Le pipelining consiste excuter simultanment des tapes
diffrentes d oprations diffrentes
Exemple: opration seffectuant en 5 tapes
Charge
linstruction
Charge les
oprandes
Excute Dcode Ecriture
17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
Software Pipelining (suite)
3 instructions simultanes dans le pipe
Dcode
Charge
oprandes
Excute Ecriture
Charge
linstruction
Dcode
Charge
linstruction
Charge
linstruction
Ecriture Excute
Charge
oprandes
Excute
Charge
oprandes
Dcode Ecriture
3 instructions en parallle en 7 cycles (15 cycles en squentiel)
3.1 Quest-ce que le pipeline?
Technique moderne fondamentale pour raliser des Units
Centrales (UC) rapides
Semblable une chane dassemblage o chaque instruction
passe travers une srie dtapes (ou segments) fixes.
Le nombre dtapes dans un pipeline dpend de larchitecture
(20 tapes pour un Pentium 4 contre 5 dans une architecture
RISC)
Le dbit du pipeline est la frquence laquelle les instructions
sortent de celui-ci.
Le temps de passage dune tape une autre, sappelle le
cycle machine (machine cycle time). Elle correspond au temps
le plus long entre deux tapes. En gnral, un cycle machine
correspond un cycle dhorloge.


Pipeline
Le processeur possde des units spares pour
lextraction, le dcodage et lexcution.

Diffrentes tapes de diffrentes instructions peuvent
tre traites en parallle.
3.1 Quest-ce que le pipeline? (suite)
Le pipeline permet un paralllisme des instructions.
Les 5 tages du pipeline RISC:
Cycle de lecture (Instruction fetch cycle) (LI)
Cycle de dcodage (Instruction decode/register fetch cycle)
(DI)
Cycle dexcution (Execution cycle) (EX)
Cycle daccs mmoire (Memory acces) (MEM)
Cycle dcriture du rsultat (Write-back cycle) (ER)
Entre chaque tage du pipeline, on retrouve un registre
pipeline pour le stockage des donnes et lenvoie des donnes
vers le prochain tage du pipeline.


3.2 Les obstacles du pipeline :les alas
Il existe des situations, appeles alas, qui empchent linstruction
suivante de flux dinstruction de sexcuter au cycle dhorloge prvu.
Il existe trois types dalas:
Alas structurels (structural hazards)
Lorsque le matriel ne peut grer toutes les combinaisons
possibles de recouvrement dinstruction au moment de
lexcution.
Alas de donnes (data hazards)
Lorsquune instruction dpend du rsultat dune instruction
prcdente.
Alas de contrle (control hazards)
Rsultent de lexcution en pipeline des branchements et des autres
instructions qui modifient le compteur de programme (CP)

17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
Architecture Pentium4
17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
Architecture Opteron
17 21 Octobre 2005 Formation Continue CNRS Franoise Roch
Architecture 64 bits: Motivations
Des applications ncessitant des ressources accrues
Data Base, Data mining,
Calcul scientifique, simulation, grid computing
Multi-mdia:son, vido
Calcul en flottants plus efficace en 64 bits
Capacit dadressage accrue:
) ( 1800
64
2
4
32
2
thorique TB
GB

17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
Architecture 64 bits
PA-RISC: serveurs HP
Power : gros serveurs IBM
AMD64 : dbut 2000
Intel Itanium : dbut 2000
17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
Architecture AMD64 (x86_64)
Premire prsentation officielle: octobre 2001
Commercialisation: Opteron Avril 2003/
Athlon64 septembre 2003
Nouveau jeu dinstructions (ABI) 64 bits
Support X86 32 bits
Spcifications publiques: www.x86_64.org
17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
Conclusion : architectures 64 bits
Migration logicielle
Investissement logiciel important pour une
conversion une architecture diffrente
Une application 32 bits ne sexcute pas
forcment plus/aussi vite sur une architecture 64
bits
AMD et INTEL ne sont pas les seuls proposer
des architectures 64bits (SUN, APPLE,)
SUN commercialise aussi des serveurs avec
des processeurs AMD64
17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
Power5 (IBM)
Processeur Dual core
Interface mmoire intgre
Frquence dhorloge max 1.9 GHz
4 flops/cycle
SMT : Simultaneous Multi Threading
L1I: 64 Ko ;
L1D : 32 Ko ;
L2 : 1.9 Mo ;
L3 off chip : 36 Mo ;

17 21 Octobre 2005
Formation Continue CNRS
Franoise Roch
Achitecture opteron dAMD
Architecture Opteron :
Premire gnration de processeur 64 bit dAMD : Opteron
Frquence : 2.6 Ghz
Puissance crte : 5.2 Gflops/s
2600 MHz * 2 op/cycle 5.2 GFLOPS (Pas de FMA)
Architecture Mmoire:
L1I : 64ko; 64o /line 2 way
L1D : 64ko; 64o /line ; 2 way ; 3 cycle latency ; 2 op 64bit/cycle
(ld,st ou combinaison des 2)
L2U : 256ko; 64o /line ; 16 way
PAS de cache L3
Memory Front Side Bus (FSB) : Frquence du proc. : 2.6 GHz ; FSB
bandwidth : 20.8 Go/s


Les performances d un
micro-processeur
Elles dpendent bien sr de la vitesse de l horloge de
l ordinateur ;

Mais elles dpendent aussi :
1. du pipeline ;
2. du cache.
Ce sont ces deux derniers critres les plus importants !
Le cache
Laccs la mmoire vive est lent, et celui au
disque est encore plus lent ;
Pour viter d accder la mmoire vive
(RAM) ou au disque dur, on utilise un cache.
Le cache est de la mmoire trs rapide situe ct de l unit de
traitement du processeur. Cest de la mmoire lintrieur du processeur.
Comment a marche ?
Lors dun appel la mmoire :
ladresse appele est intercepte sur le bus
dadresses (mais continue son chemin) ;
on regarde si cette adresse est stocke
quelque part dans le cache ;
si oui, on nattend pas le retour du contenu de
la mmoire, on envoie le contenu du cache. Si
non, il faut attendre.
Avantage et inconvnients
Inconvnients :
La mmoire cache est chre, et elle occupe de la place
sur le micro-processeur.
Avantage :
La mmoire cache permet au processeur de ne pas
tre ralenti par la mmoire extrieure (RAM, disque
dur,)
Carte mre bi-processeurs /
double coeurs
Le paralllisme
57
Implmenter des architectures d'lectroniques
numriques et les algorithmes spcialiss pour celles-ci
traiter des infos de manire simultanes


But : effectuer le plus grand nombre d'oprations dans le
plus petit temps possible
les oprations doivent tre faites en parallle (simultanment
au sein de plusieurs units de traitement)
tche effectuer dcompose en de multiples sous-tches
qui sont excutes en mme temps
Le paralllisme (2)
58
Les dveloppeurs de logiciels utilisent sur ces machines, la
programmation concurrente qui est souvent plus efficace mais plus
complique mettre en place que la programmation traditionnelle
dite squentielle.

Les ordinateurs parallles classs selon le niveau auquel le matriel
prend en charge le paralllisme :
machines communes (avec multi-curs ou multiprocesseurs)
architectures en grappe de serveurs, machines massivement parallles
structures formes partir de grilles informatiques : milliers de simples
ordinateurs relis par un rseau
Processeur multi-coeurs
Carte mre multi-processeurs
60

Capable den accueillir 2, 4, 8 ou plus (plusieurs sockets)

Deux manires de grer 2 processeurs sur une carte :
asymtrique : chaque processeur se voit attribuer une tche diffrente.
Nacclre pas les traitements, mais permet de confier une tche un
processeur pendant que lautre est occup une tche diffrente.
symtrique (SMP : Symmetric MultiProcessing) : chaque tche rpartie
symtriquement entre les deux processeurs

Linux : 1
er
grer les architectures bi-processeur.
Consomment beaucoup d'nergie et dgagent beaucoup de chaleur
limitant lorsque les processeurs sont troitement confins ou en
trs grand nombre


Carte mre 2 processeurs
61
Carte mre double curs / bi-processeurs
62
Processeur dual core : quip de deux curs (units de calcul
qui travaillent en parallle) sur une mme puce :
Processeurs standard : puissance aujourd'hui limite (de l'ordre
de 3,2 GHz : difficile dpasser sans hausse du cot de fabrication)
Double cur : puissance de l'ordre du double du processeur de
rfrence (architecture parallle : augmente le nombre doprations
excutes simultanment en un cycle dhorloge)



Diffrence majeure entre double cur et biprocesseurs :
double cur : un seul processeur 2 curs + un systme de
mise en commun
biprocesseurs : deux processeurs distincts (plus encombrants)


63
Avantages par rapport au mono-cur : calculs en parallle
puissance de calcul suprieure avec une frquence dhorloge
(nb cycles/s) moins leve
consomme moins dnergie lectrique
rduit la quantit de chaleur dissipe par effet Joule (comme
pour les systmes multiprocesseurs)
microprocesseur + efficace en traitement multitche :
rpartition des oprations entre les curs de processeurs, plutt
quen alternance sur un seul processeur

Les premiers exemplaires de processeurs multi-curs dIntel et dAMD sont arrivs
sur le march des ordinateurs personnels en 2005.
Avantages des multi-curs
Avantages des multi-curs (2)
64
+ favorisent un vritable fonctionnement multitche
mono-curs : fonctionnement multitche peut dpasser les
capacits de l'UC (baisse des performances car mise en attente des
oprations traiter)
multi-curs : chaque cur dispose de sa propre mmoire
cache (suffisamment de ressources pour traiter en parallle les tches les plus
exigeantes en calculs)

+ amliore l'efficacit du systme
+ augmente les performances applicatives des ordinateurs
applications gourmandes comme les jeux vido


Inconvnients des multi-coeurs
65

- programmes repenss pour exploiter pleinement les
caractristiques de ces processeurs
sinon ils ne peuvent utiliser quun des curs (baisse de
performance)
2006 - trs peu de logiciels grent le bi-curs (sauf sous Linux):
pas conus pour tirer le maximum de cette technologie
OS peuvent diviser par eux-mmes les calculs effectus par les
logiciels quils excutent
quadri-curs remplacent les bi-curs, car ils ne demandent
quasiment pas de modification logicielle.
Multi-processeurs et multi-curs
66
Exemple : machine dote de deux processeurs (de
frquence 2,8 GHz) et de quatre curs
la frquence de calcul vaut 2,8 GHz (elle est propre au processeur
et non pas chaque cur)
seule la puissance du processeur (exprime en FLO/s ou FLOPS :
oprations virgule flottante par seconde ) sera multipli par le
nombre de curs.

Par exemple : un processeur dual-core cadenc 1 GHz et dont la
puissance de chaque cur vaut 10 GFlops
la puissance total du processeur dual-core vaudra :
10 GFlops + 10 GFlops = 20 GFlops

2009
Un quadricoeur pour les PC portables !
Ce processeur dIntel consomme nettement moins que
son homologue ddi aux PC de bureau.

Intel a profit de son forum des dveloppeurs (IDF) qui
se tient San Francisco pour y prsenter ce quil
considre comme le processeur pour PC mobile le plus
puissant jamais ralis.
Ce circuit quadricur de la famille Core i7 en reprend
larchitecture Nehalem dj luvre dans les
processeurs pour PC de bureau tout en en abaissant
significativement la consommation. Il peut fonctionner
une frquence de 3 GHz.