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-Aiguillage du commutateur
Error=1 si Sel1 = 00 ; S2=E1 si Sel2 = 00 ; S3=E1 si Sel3 = 00 ; S4=E1 si Sel4 = 00
S1=E2 si Sel1 = 01 ; Error=1 si Sel2 = 01 ; S3=E2 si Sel3 = 01 ; S4=E2 si Sel4 = 01
S1=E3 si Sel1 = 10 ; S2=E3 si Sel2 = 10 ; Error=1 si Sel3 = 10 ; S4=E3 si Sel4 = 10
S1=E4 si Sel1 = 11 ; S2=E4 si Sel2 = 11 ; S3=E4 si Sel3 = 11 ; Error=1 si Sel4 = 11
Description VHDL :
Library IEEE,
Use IEEE.STD_Logic.1164.ALL ;
Entity Aiguillage is
Port(E1,E2,E3,E4,H,Reset :In std_logic;
Sel1,sel2,sel3,sel4 : in std_logic_vector(1 Downto 0).
S1,S2,S3,S4,Error : out std_logic;)
End Aiguillage;
Canal_Rx(Schema) :
La trame va être reçu a travers l’entrée Rx pour être envoyé vers le registre Reg_in. Ensuite la trame
va être décortiquée par le démultiplexeur DEMUX, la donnée va être séparée du champ préambule.
La donnée va ensuite être traité au niveau du Décodeur Manchester, pour qu’elle pas du codage
Manchester au codage binaire (0 et 1)(de 16bits a 8bits pour 1octet).Ensuite a la sortie du Décodeur
Manchester la donnée va être empilé sur une pile Fifo et les octets 13 et 14 vont eux aller vers RegL
et RegH respectivement pour connaitre la taille du champs donnée. La donnée sera contrôlée (pas
d’erreurs de transmission) si tout est bon la Donnée et reçu et prête pour être lu dans la FIFO
Crc 32 :
Resultats de simulation :