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M ICROELECTRONIQUE EXPOSE
Microélectronique
1. INTRODUCTION
1.1 Définition
Après avoir défini un cahier des charges précis, la première étape consiste à
réaliser un schéma électrique qui satisfasse aux exigences. On parle de
Après intégration, le circuit doit être testé et, suivant sa complexité, cette
opération nécessite également l’usage d’un outil informatique.
2. ORGANISATION DU COURS
L’enseignement de la microélectronique comporte une partie théorique
(résumée dans ce chapitre) et une partie pratique dans laquelle chaque
étudiant ingénieur réalise une partie d’un circuit intégré « gate-array ».
3.1 Rappel
diffusion n+
polysilicium
substrat p
Fig. 3.1
Les symboles des quatre types de MOS sont les suivants (Fig. 3.2);
l'électrode B représente le substrat, G la grille, S la source et D le drain.
D D
B B
G G
S S
MOS à appauvrissement MOS à appauvrissement
canal n canal p
D D
B B
G G
S S
MOS à enrichissement MOS à enrichissement
canal n canal p
Fig. 3.2
Remarques :
Si on applique une tension UGS positive entre grille et source, les électrons
apparaissant dans la zone p se combinent avec les trous et forment une zone
sans charges mobiles sous la grille (Fig. 3.3a). Si on augmente la tension UGS,
les électrons deviennent majoritaires et créent une zone n sous la grille. On
parle alors de zone d'inversion (Fig. 3.3b). Dans ce cas, un courant peut
s'établir entre drain et source.
Diffusion n+
zone de
déplétion
substrat p
Fig. 3.3a
zone d’inversion
substrat p
Fig. 3.3b
On constate que :
• d'une part un courant ne peut circuler entre drain et source que si UGS
dépasse une certaine valeur VS appelée tension de seuil ("threshold
voltage").
• d'autre part, lorsqu'un courant circule entre drain et source, une tension
apparaît entre drain et source, ce qui a pour effet de diminuer la tension
grille-cana1. A la limite, cette tension diminue suffisamment pour que le
canal soit fermé (équivalent au pincement du JFET) donc le transistor
fonctionne en source de courant.
ID
pente gds
UGS2
UGS1
UDS
ID en fonction de UDS pour un nMOS
Fig. 3.4
UGS
VS
Fig. 3.5
Pour concevoir ses circuits et les simuler, l’ingénieur a besoin de modèles qui
lui permettent de décrire, de façon mathématique, le fonctionnement des
MOS. Différents modèles, ont été développés pour le MOS. Certains,
relativement simples, permettent d’évaluer avec un calcul manuel des
performance d’un circuit. D’autres, plus complexes, permettent de simuler de
façon précise le fonctionnement d’un circuit; leur complexité implique
obligatoirement l’usage d’un simulateur (SPICE par exemple).
W ⋅ C ox
β=
L
VT = VT0 + (η - 1) VS
a) Faible inversion
W VS VD V
ID = I D 0 ⋅ exp( − ) − exp( − ) ⋅ exp( S )
L UT UT ηU T
η
valable pour VGS - VT > η VDS ou I D > β ⋅ VDS
2
η
I D = β ( VG S − VT ) ⋅ V D S −
2
VD S
2
η
valable pour VGS - VT < η VDS ou I D < β ⋅ VDS
2
β
ID = ( VGS − VT ) 2
2η
Il s’agit d’un modèle utilisé pour calculer les variations sinusoïdales autour
d’un point de repos.
ID : courant de repos A
VE : tension d’Early V
gds : conductance différentielle drain-source Ω
gm : conductance de transfert S
ID
gm =
ηU T
I W ηVD − VG
g ds = D0 exp( − )
UT L ηU T
g m = β ⋅ VDS
g ds = β ⋅ ( VGS − VT − ηVDS )
β 2β ⋅ I D
gm = ( VGS − VT ) =
η η
ID
g ds =
VE
d
d
id = gmu gs
g
gds
g s u gs
s
Fig. 3.6
Par rapport aux modèles SPICE (niveaux 1 à 4) et ceux utilisés sur les autres
simulateurs, le modèle présenté ci-dessus ne tient pas compte de l’effet de la
température, ni des capacités parasites présentés par le MOS.
Remarques :
4.1 Introduction
substrat
métal diffusion n+
contact
polysilicium
Fig. 4.2
Dans l’exemple de la figure ci-dessus, le concepteur doit réaliser les quatre
masques suivants:
• masque de diffusion n+
• masque polysilicium
• masque métal
• masque contact
Fig. 4.3
substrat
métal
contact
diffusion p+
polysilicium
Fig. 4.4
n+ n+ p+ p+
caisson n
substrat p
NMOS PMOS
Fig. 4.5
in
out
Vss Vdd
ancrage p+ ancrage n+
caisson n
substrat p
PMOS
NMOS
Fig. 4.6
En micro-électronique on utilise souvent d'autres symboles que les symboles
CEI présentés aux figures 4.1 et 4.3. On trouvera à la figure 4.7 les symboles
utilisés sur les principaux simulateurs.
Drain Drain
Grille Grille
NMOS PMOS
Source Source
Fig. 4.7
5. CIRCUITS DE BASE
5.1 Inverseur
+Vdd U out
+Vdd
zone de
transition
in out
U in
Schéma Caractéristique
Remarques :
• Il n'y a pas de courant statique (l'un des deux transistor est toujours
bloqué).
• Il n'y a pas de perte de tension (la sortie est à + Vdd ou à 0V).
• La tension de seuil (Uin = Uout) se calcule avec le modèle du paragraphe
4.1.1 et vaut:
_
ϕ
ϕ
in + Vcc out in RD out
Fonctionnement :
Remarques :
Utilisation :
Cet montage peut être utilisé comme interrupteur pour des fonctions logiques
du type « logique à relais » ou comme interrupteur dans les circuits à
capacités commutées.
I1 I2
U GS U GS
Fonctionnement :
Remarques :
Ientrée Isortie
T3
U GS2
T1 T2
U GS1
Fonctionnement :
Ientrée Isortie
T1 T2
U GS1 U GS2
T3 T4
U GS3 U GS4
Fonctionnement :
I1 I2
U1 I U2
Fonctionnement :
• Lorsque U1 = U2 on a I1 = I2 = I/2
• Lorsque U1 augmente, le courant I1 augmente également alors que I2
diminue
• Inversément, lorsque U2 augmente, le courant I1 diminue et I2 augmente
Remarque :
+Vdd
U1 U2
Ipolarisation
Dans la réalisation d’un circuit intégré, il est fréquent que l’on choisisse une
structure dans laquelle les éléments sont connectés en série ou en parallèle.
Dans un circuit « full-custom », ceci est utilisé lorsque l’on désire réaliser
des éléments appairés. Dans un circuit « gate-array », cette façon de faire
permet de réaliser des transistors présentant d’autres caractéristiques que les
transistors minimaux à disposition.
β1
β=
x
g
g m = m1
x
g
g ds = ds1
x
β = x ⋅ β1
g m = x ⋅ g m1
g ds = g ds1
+Vdd +Vdd
a⋅b
a +Vdd
a
a+b
b
b
a⊕b
5.11 Bascule D
Fonctionnement :
ck ck
ck ck
D Q
ck ck