Département d’informatique

Année 2020-2021
L2- S3

TD 1 : Architecture des ordinateurs

Exercice 1 :

1. Les deux architectures les plus répandues :

Mémoire Mémoire
Programme Données Mémoire CPU Mémoire
Données Program

Unité E/S Bus CPU

Unité E/S

Modèle de Von Neumann Modèle de Harvard

2. Donner un avantage et un inconvénient pour chacun d’eux.

Modèle de Von Neumann (la mémoire est unifiée c-a-d l’espace est partagé en partie
programme et partie donnée)
- Avantage : Coût bas
- Inconvénient : Lent

Modèle de Harvard (deux mémoire séparée matériellement, une pour les données et l’autre
pour le programme). Le processeur a la possibilité d’accéder aux données et au code
simultanément.

- Avantage : performant (Rapide)

- Inconvénient : Coût élevé

Exercice 2 :

a.- Faux ; b.-Vrai ; c.-Faux (le code opération et le code opérande) ; d.-Vrai ; e.-Vrai ; f.-Faux ;

g.-Vrai ; h.-Faux (s’incrément automatiquement ou bien son contenu change par forçage) ; i.- Vrai.

Exercice 3 :

1. Que signifie une fréquence d’horloge ?

C’est la période de temps nécessaire pour qu’un circuit effectue une action et fournit une
réponse. On dit un µp est cadencé ou rythmé a une fréquence de 1MHz signifie que le µp
réalise l’exécution d’une instruction pendant 10-6sec = 1µsec
2. Quelle est la fonction d’un registre ?

Est un emplacement mémoire de taille limitée : 8, 16, 32,64 bits, utilisé souvent par l’UAL.

3. Donner une autre appellation du Compteur Cordinal.

Compteur de programme : PC (program Counter)
4. Quelle est la technologie de la mémoire cache du microprocesseur ?
SRAM

1
 Département d’informatique
Année 2020-2021
L2- S3

5. Que signifient DRAM et SRAM ? Expliquer

DRAM : Dynamic RAM. Dynamique vient du fait qu’il y a la notion du temps pendant
l’écriture et la lecture. En d’autre terme pendant ces deux opérations il y a un chargement
(principe de condensateur).
SRAM : Static RAM . Static vient du fait qu’il y a le principe de commutation (interrupteur)
immédiate (Transistor), la notion de temps n’intervient pas.
6. Où utilise-t-on la DRAM ?
DDR-SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory ).
7. Donner quelques avantages et quelques inconvénients de chacune d’elles ?
SRAM : avantage : rapide. Inconvénient : couteuse
DRAM : avantage : moins couteuse. Inconvénient : lente
8. Classez par ordre croissant les mémoires suivantes par taille puis par rapidité : RAM,
registres, disques durs, cache L1, cache L2
Taille : DD > RAM > L2 > L1 > registres
Rapidité : DD < RAM < L2 < L1 < registres

Exercice 4 :

Un bus d'adresses constitué de 16 bits. Les bits de ce bus sont repérés de A15 à A0.
1. Calculer le nombre d'adresses possibles.
Nb @ = 216 = 26.210 = 64. 210 = 64Kilo.
2. Déduire en octets la capacité de la mémoire dans le cas où un mot mémoire est de 32bits (4octets).

X = 64K : nombre d’adresses, Y = 4 octets

Capacité mémoire : C = X .Y ; C = 64.4 = 256Ko.

Exercice 5 :

1. Donner la signification des abréviations des bus suivants : ISA, EISA, PCI et AGP.
ISA : Industry Standard Architecture.
EISA : Extended Industry Standard Architecture.
PCI : Peripheral Component Interconnect.
AGP : Accelerated Graphic Port.
2. Compléter le tableau suivant :

Bus ISA EISA PCI AGP

Largeur du bus (bits) 16 32 32 32
2
Département d’informatique
Année 2020-2021
L2- S3

Fréquence du bus (Mhz) 8.33 8.33 33.33 66.66

Taux de transfert (Mo/s) 16.66 33.32 133.32 266.64

Taux de transfert= (Freq d’horloge × nombre de flux d'informations × Largeur de Bus)/8

Exercice 6 :

On dispose de plusieurs RAM (M1) ayant une capacité de 2 Mb avec un bus de données de 4bits. On
désire réaliser une RAM (M2) ayant une capacité de 4 Mb. Les bus de données des deux RAM sont
identiques. Calculez la taille des bus d’adresse des deux types de RAM.

a. M1 : 2 Mb = (2.220 / 4) mots de 4 bits = 219 mots. La mémoire M1 possède un bus d’adresse

de 19 bits.
b. M2 : 4 Mb = (4 220 / 4) mots de 4 bits = 220 mots. La mémoire M2 possède un bus
d’adresse de 20 bits.

Exercice 7 :

1) Donner les étapes d’un cycle machine.

Un cycle d’exécution machine consiste à :

1. Charger l’instruction (l’Unité de contrôle donne l’ordre)
2. Décoder l’instruction
3. Charger ses données
4. Faire un traitement sur ces données
5. Ranger le résultat du traitement
6. Désigner la prochaine instruction
7. Retour

2) Expliquer succinctement la fonction de chaque étape.

Exercice 8 : Supposons que nous avons deux implémentations de la même architecture de jeu
d'instructions. Un ordinateur de période d'horloge 250 ps et un CPI (nombre de cycles par
instruction) de 2.0 pour un programme donné, et l'ordinateur B a un cycle d'horloge de 500 ps
et un CPI de 1.2 pour le même programme. Quel est l’ordinateur le plus rapide pour ce
programme et de combien de fois.

On sait que chaque ordinateur exécute le même nombre d’instructions du programme, appelé
IC. Premièrement, trouvons le nombre de cycles d’horloge de chaque ordinateur :

On peut calculer le temps du CPU :

3
Département d’informatique
Année 2020-2021
L2- S3

2.0 250 500

De la même façon pour l’ordinateur B :

1.2 500 600

é 600
1.2
é 500
On peut conclure que : A est 1.2 fois plus rapide que B.

Exercice 9 :

Un processeur possède un pipeline à 5 étages tel que décrit dans le cours (Fetch-Decode-
Execute-MEM-Write). Un programme est composé des instructions suivantes :
ADD R4, R1, R2
SUB R1, R2, R4
MUL R6, R1, R5
DIV R3, R2, R5
MUL R2, R3, R4

1. Représentez l’exécution de ces instructions dans le pipeline en vous basant sur le

cours.
Étage IF (Fetch) : Recherche d’instruction.
Étage ID (Décodage) : Décodage de l’instruction par l’UC.
Étage EX (Exécution) : Exécution de l’instruction par l’UAL, l’ordre est donné par l’UC.
Étage MEM (accès mémoire) : Accès mémoire.
Étage WB (Écriture registre) : Le résultat est rangé dans le registre de destination.
Remarque : Ce programme n’utilise que des registres (notés R) et ne fait donc pas
d’accès mémoire.

Instruction
ADD R4, R1, R2 IF ID EX WB
SUB R1, R2, R4 IF ID EX WB
MUL R6, R1, R5 IF ID EX WB
DIV R3, R2, R5 IF ID EX WB
MUL R2, R3, R4 IF ID EX WB

2. On suppose que chaque étage du pipeline nécessite un cycle, calculez le temps

d‘exécution du programme ci-dessus.

Texecution  K  max( t ip )  ( N  1)  max( t ip )

4
Département d’informatique
Année 2020-2021
L2- S3

Avec N : nombre d’instructions ; K nombre d’étage du pipeline ; tp la durée de

l’exécution d’un étage. Donc N = 5 ; K =4 et tp = 1 cycle

Texecution = (4+5-1)x1cycle = 8 cycles.