Université  

Sidi  Mohamed  Ben  Abdellah  

Ecole  Nationale  des  Sciences  Appliquées  de  Fès   Année  2021/2022  
Prs.  Mostafa  MRABTI  &  Ghizlane  KHAISSIDI  
 
ELECTRONIQUE  NUMERIQUE  
TD  N°4  

Exercice  1  :  Transcodage  
On   désire   réaliser   un   transcodeur   Binaire   Naturel   B4B3B2B1   è   Code   de   Gray   G4G3G2G1  
direct  et  inverse  sur  4  bits.  B4  et  G4  sont  les  bits  les  plus  significatifs.  
1.   Dresser  la  table  de  vérité  du  transcodeur  C.B.N  è  C.B.G.  
2.   Dresser   les   tables   de   Karnaugh   puis   établir   les   équations   du   transcodage   C.B.N   è  
C.B.G  et  proposer  un  schéma  de  ce  transcodeur  en  utilisant  les  portes  XOR.  
3.   Dresser  les  tables  de  Karnaugh  puis  établir  les  équations  du  transcodeur  inverse  et  
déduire  un  schéma  utilisant  les  portes  XOR.  
 
Exercice  2  :  Encodeur  de  priorité  
Soit  un  dispositif  combinatoire  à  5  lignes  d’entrée  et  3  lignes  de  sortie.  

 
 
Le  fonctionnement  est  le  suivant  :  
•   Lorsqu’une  seule  ligne  d’entrée,  parmi  E0,  E1,  E2  et  E3  se  trouve  au  niveau  haut,  son  
numéro  est  codé  en  binaire  sur  les  sorties  A  et  B  (B  le  bit  le  plus  significatif).  
•   Si  plusieurs  lignes  sont  simultanément  au  niveau  haut  on  code  le  numéro  le  plus  
élevé.  
•   Si  toutes  les  lignes  d’entrée  sont  au  niveau  bas,  on  code  BA=00,  mais  on  signale  par  
Eout  =1  que  ce  code  n’est  pas  valide.  Dans  les  autres  cas  Eout  =0.  
•   Le  fonctionnement  décrit  jusqu’ici  s’observe  lorsque  Ein  =1  ;  si  Ein  =0,  on  obtient  B=A=  
Eout  =0.  
1.   Dresser  la  table  de  vérité.  Cette  table  ayant  32  lignes,  on  cherchera  à  condenser  la  
représentation  (6  lignes).  
2.   Etablir  les  équations  logiques  simplifiées  des  sorties  A,  B  et  Eout.  
3.   Démontrer  que  :    
𝐸"#$ = &&&&&&&&&&&&&&&&&&&&&&
𝐸&'( + 𝐸* + 𝐴 + 𝐵  
 
4.   Proposer  un  schéma  de  réalisation  de  cet  encodeur  utilisant  des  C.I  7402   (4   portes  
NOR  à  2  entrées)  et  le  C.I  7432  (4  portes  OR  à  2  entrées).  
 
 
 

G.KHAISSIDI  
      Filière  :  CP2  
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Prs.  Mostafa  MRABTI  &  Ghizlane  KHAISSIDI  
Exercice  3  :  Comparateurs  Numériques  
A/-­‐.   On  se  propose  d’établir  le  schéma  d’un  circuit  logique  combinatoire  à  deux  
entrées   A   et   B   et   trois   sorties   S,   E   et   I   permettant   de   savoir   si   le   bit   A   et  
Supérieur  (S),  Egal  (E)  ou  Inferieur  (I)  au  bit  B.  
1.   Dresser  la  table  de  vérité  du  circuit  et  déterminer  les  expressions  de  S,  E  et  I.  
2.   Montrer  que  le  circuit  de  ce  comparateur  peut  être  réalisé  à  l’aide  de  deux  C.I  7400  
(14  broches,  4  portes  NAND  à  2  entrées).  Donner  le  schéma  de  cablage.  
3.   Exprimer  S,  E  et  I  en  fonction  de  (E,  I),  (S,  I)  et  (S,  E)  respectivement.    
 
B/-­‐.   On   veut   réaliser   un   comparateur   de   deux   nombres   de   2   bits  :   A=A1A0,  
B=B1B0.  A0  et  B0  étant  les  bits  les  moins  significatifs  (LSB).  
1.   Ecrire  les  tables  de  Karnaugh  puis  les  expressions  simplifiées  de  S,  E  et  I.  
2.   On   veut   réaliser   ce   comparateur   à   partir   de   2   comparateurs   à   1   bit   de   A/  
(Comparateurs  de  A1  à  B1  et  de  A0  à  B0  de  sorties  respectives  (S1,  E1,  I1)  et  (S0,  E0,  I0)).  
Pour  cela  :  
a.   Exprimer  S,  E  et  I  en  fonction  de  (S1,S0,  E1),  (E1,  E0)  et  (I1,I0,E1)  respectivement.  
b.   Donner  le  schéma  de  ce  comparateur  en  utilisant  deux  comparateurs  de  1  bit  
de  A/  (représentés  par  leurs  schémas  bloc)  et  des  portes  de  votre  choix.  
 
Exercice  4  :  Multiplexeurs  &  Démultiplexeurs  
1.   Un   multiplexeur   (MPX)   4   à   1   est   un   circuit   logique   combinatoire   à   4   entrées  
d’informations  E0,  E1,  E2  et  E3  deux  entrées  d’adresse  A,  B  (B  le  bit  le  plus  significatif  
MSB)  et  une  sortie  S.  
a.   Donner  la  table  de  vérité  de  ce  MPX  et  l’expression  de  la  sortie  S.  
b.   Réaliser  la  fonction  XNOR  à  l’aide  de  ce  MPX.  
2.   Un  décodeur  2  à  4  est  un  circuit  logique  combinatoire  à  deux  entrées  d’adresse  B  et  
A  (B  le  MSB)  et  4  sorties  S0,  S1  S2  et  S3  dont  une  seule  est  active  à  la  fois.  
a.   Donner  la  table  de  vérité  de  ce  décodeur  et  les  expressions  de  ses  sorties.  
b.   Montrer  que  le  MPX  4  à  1  peut  être  réalisé  à  l’aide  d’un  décodeur  2  à  4.  En  
déduire  le  circuit  de  réalisation.  
3.   La   transmission   parallèle   d’une   information   codée   sur   4   bits   est   assez   couteuse  
(nécessite  4  lignes  de  transmission).  Pour  transmettre  cette  information,  on  utilise  le  
mode  de  transmission  série  plus  économique  (une  seule  ligne  de  transmission).  A  la  
transmission  on  place  un  MPX   4   à   1   qui  aiguille  l’information  codée  sur  4  bits  sur  
une   seule   sortie   S.   Cette   sortie   S   est   liée   à   l’entrée   E   d’un   démultiplexeur  
(DMPX1à4)  de  sorties  R0,  R1,  R2  et  R3.  Les  entrées  d’adresse  B  et  A  sont  communes  
au  MPX  et  DMPX.  
a.   Donner  le  schéma  bloc  réalisant  cette  transmission.  
b.   Déterminer  les  expressions  de  R0,  R1,  R2  et  R3  en  fonction  de  E0,  E1,  E2,  E3,  A  et  
B.  
c.   Donner   le   schéma   réalisant   cette   transmission   (utiliser   des   portes   NON,   des  
portes  AND  à  3  entrées  et  1  porte  OR  à  4  entrées).  

G.KHAISSIDI  
      Filière  :  CP2  
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