Master1: Electronique des systèmes embarqués UEM1.

1 : TP FPGA et VHDL

TP7 : De la conception VHDL à la programmation des CPLD et FPGA

I. Objectif
MAX + PLUS II peut être utilisé pour la création d’une conception physique sur le CPLD et FPGA.
II. Configuration de MAX+PLUS II et programmation du FPGA
III.1. Manipulation 1
1. Assignation du composant et compilation temporelle
a. Lancer le fichier déjà crée multiplexeur.vhd
b. Cliquer sur Assign menu puis device et choisir FLEX 8000 dans la fenêtre device family et device
EPF8282ALC84-4.
c. Cliquer sur Assign menu puis Global Project Device Options, choisir Passive Serial in the
Configuration Scheme et décocher toutes les cases dans Reserve et Tri-State.
d. Cliquer sur Assign menu puis Global Project Logic Synthesis et choisir FAST pour Global Project
Synthesis Style et cocher sur Automatic Open-Drain Pins.
e. Sauvegarder les changements et compiler comp1bit en validant l’option Processing/timing SNF
Extractor.
2. Affectation des entrées-sorties aux broches du circuit
a. Lancer Floorplan Editor du menu Max+plusII.
b. Choisir la commande Device view du menu layout.
c. Glisser et déplacer les entrées et sorties du champ Unassigned Nodes &Pins vers les pins du FPGA.
d. Affecter les entrées sorties aux broches du circuit comme suit :
Nom de la broche Numéro de la broche
D0 1
D1 2
D2 3
D3 4
A 34
B 35
Y 55
Les entrées sont des switches et les sorties sont des leds.

1 TP7 : De la conception VHDL à la programmation des CPLD et FPGA F.H

3. Chargement des données de configuration
a. Connecter la carte de développement SN-PLDE2 avec le pc en utilisant le câble RS-232.
b. Mettre sous tension le système de développement, la led d’indication s’allume.
c. Lancer le programme manager DNLD82.
d. Choisir from the files comp1bit, la longueur du fichier est affichée.
e. Cliquer sur config du coté droit de la fenêtre du manager, l’information du chargement est affichée.
f. Cliquer sur ok pour finir le chargement.
4. Test du design sur FPGA
a. En utilisant les switches logiques, faire entrer les états des entrées.
b. Observer les états de sortie à partir des leds.
III.2. Manipulation 2
1. Assignation du composant et compilation temporelle
a. lancer le fichier déjà crée registredécalage.vhd
b. Refaire les mêmes étapes que précédemment.
2. Affectation des entrées-sorties aux broches du circuit
a. Affecter les entrées sorties aux broches du circuit
3. Test du design sur FPGA
a. En appuyant sur le switch SWP2 du générateur d’impulsions, cela fait entrer le front montant du
clk, et en utilisant les switches logiques, faire entrer les états des entrées.
b. Observer les états de sortie à partir des leds.
III.3. Manipulation 3
1. Assignation du composant et compilation temporelle
a. lancer le fichier déjà crée compteur.vhd
b. Refaire les mêmes étapes que précédemment.
2. Affectation des entrées-sorties aux broches du circuit

a. Affecter les entrées sorties aux broches du circuit

3. Test du design sur FPGA

c. En appuyant sur le switch SWP1 du générateur d’impulsions, cela fait entrer le front montant du
clk.
d. Observer les états de sortie à partir de l’afficheur sept segments DP1.

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