Chapitre 1 : Notions de base sur les circuits intégrés numériques

Implémentation des portes logiques en technologie CMOS

Plan du chapitre

• Transistors CMOS
• Portes logiques réalisées avec des transistors CMOS
• Technologie d’intégration Circuits intégrés SSI, MSI, LSI
et VLSI

2
Transistors CMOS : structure générale

• Un transistor MOS (Métal-Oxyde-Semiconducteur)

a trois terminaux:
– Une source
– Un drain
– Une grille de contrôle
• En situation normale la source et le drain sont
isolés électriquement. grille

• Le courant peut passer entre la source et le drain si

des charges électriques sont attirées dans le canal source canal drain
sous l’action d’une tension électrique appliquée à
la grille de contrôle. oxyde (isolant)
• Il y a deux types complémentaires de transistors
MOS: nMOS et pMOS, d’où l’acronyme CMOS. substrat

3
Technologie MOS

• On appelle CMOS, ou Complementary Metal Oxide Semiconductor, une technologie de fabrication de composants
électroniques et, par extension, les composants fabriqués selon cette technologie. Ce sont pour la plupart des circuits
logiques (NAND, NOR, etc.) comme ceux de la famille Transistor-Transistor logic (TTL).
• Dans ces circuits, un étage de sortie est composé d'un couple de transistors MOSFET N et P placés de manière
symétrique et réalisant chacun la même fonction. Du fait de leur caractéristique de fonctionnement inversée, un
transistor est passant alors que l'autre est bloquant (ils sont donc complémentaires, d'où l'appellation complementary).

4
Réalisation de circuits numériques en technologie CMOS (nMOS-pMOS)

• Un transistor CMOS conduit quand des charges

électriques sont attirées dans son canal. 1 0

• Un transistor nMOS conduit quand une tension

positive (‘1’ logique) est appliquée à sa grille de
contrôle. nMOS

• Un transistor pMOS conduit quand sa grille de conduit ne conduit pas

contrôle est reliée à la masse (‘0’ logique).
• Un transistor nMOS ne conduit pas quand sa grille 1 0

de contrôle est reliée à la masse (‘0’ logique).

• Un transistor pMOS ne conduit pas quand une
tension positive (‘1’ logique) est appliquée à sa pMOS
grille de contrôle. ne conduit pas conduit

5
Inverseur CMOS

VCC
• Un inverseur CMOS contient:
– un transistor pMOS relié à l’alimentation; et
– un transistor nMOS relié à la masse.
• Le signal d’entrée est appliqué à la grille des
transistors.
• Le signal de sortie est relié aux drains des
transistors. A F
• Quand A = ‘1’, le transistor nMOS conduit et la
sortie F est reliée à la masse pour un ‘0’.
• Quand A = ‘0’, le transistor pMOS conduit et la
sortie F est reliée à l’alimentation pour un ‘1’.

A F

6
Portes logiques NON-ET et NON-OU avec transistors CMOS

VCC VCC
A B G = (A + B)’
A B B 0 0
0 1
1 0
F
1 1
A
A

A B F = (AB)’ G

0 0
0 1
B A B
1 0
1 1

7
Portes logiques NON-ET et NON-OU avec transistors CMOS

VCC VCC
A B G = (A + B)’
A B B 0 0 1
0 1 0
1 0 0
F
1 1 0
A
A

A B F = (AB)’ G

0 0 1
0 1 1
B A B
1 0 1
1 1 0

8
Forme générale d’un circuit CMOS

VCC

• Un circuit CMOS est composé de deux réseaux

complémentaires A
B
– Un réseau pMOS de charge - ‘pull-up’
entrées C
réseau de charge PMOS
– Un réseau nMOS de décharge - ‘pull-down’ D

• Un et un seul des deux réseaux doit conduire le

courant en tout moment.
– Si les deux réseaux sont ouverts au même moment, F = f(A, B, C, D)’
la sortie est alors flottante ou considérée en ‘haute
impédance’. sortie
– Si les deux réseaux conduisent au même moment, il
y a un court-circuit entre l’alimentation et la masse.
réseau de décharge NMOS

9
 Réponse: H= (A+B).C
Circuits CMOS: exemple 1 – analyse
Sous
réseau 1
• Donnez la fonction logique réalisée par le circuit
suivant, sous forme d’une équation et sous forme
de diagramme de portes logiques.
• La fonction est composée de deux sous-réseaux
en cascade.

Sous
réseau 2

F= (A+B).C
10
Circuits CMOS: exemple 2 – conception

Donnez un diagramme de circuit CMOS pour

implémenter la fonction logique suivante.
• G = (A + B + C)’ Réponse

11
 Logique programmable
Mémoires mortes: PROM, EPROM, EEPROM
Sujets de ce thème

• Structure interne d’une mémoire morte

programmable PROM
Technologies de circuits intégrés à application spécifique (ASIC)
• Analyse d’une fonction logique implémentée sur
une PROM Logique fixe Logique programmable
Mémoire morte
• Implémentation d’une fonction logique sur une Programmable Read Only Memory – PROM
Electrically Programmable ROM – EPROM
PROM Erasable EPROM – EEPROM
• EPROM et EEPROM: ASIC sur mesure Réseau de logique programmable
Full-custom ASIC Programmable Logic Array - PLA
les mémoires mortes programmables plusieurs fois Circuit PAL
ASIC à cellules normalisées
Cell-based ASIC Programmable Array Logic™ - PAL
Réseau pré-diffusé de portes Circuit GAL
Gate Array Generic Array Logic™ - GAL
Circuit logique programmable complexe
Complex Programmable Logic Device – CPLD
Réseau prédiffusé programmable par l’utilisateur
Field-Programmable Gate Array – FPGA

2
Mémoires mortes programmables : PROM

• Mémoire morte programmable

(Programmable Read Only Memory – PROM) Exemple: ROM 16 × 8
décodeur 4:16
une seule fois (One Time Programmable – OTP).
m15
• Une PROM consiste en : m14
m13
– un décodeur avec n signaux d’entrée et 2n sorties; m12
A3 m11
– un réseau d’interconnexions programmables entre m10
2n rangées et m colonnes; et, A2 m9
m8
– m portes OU à 2n entrées. A1 m7
m6
• On indique une connexion entre une ligne A0 m5
m4
horizontale et une ligne verticale par un point. m3
m2
m1
m0

D7 D6 D5 D4 D3 D2 D1 D0
3
Mémoires mortes programmables : PROM

• On utilise une représentation compacte des portes

logiques avec plusieurs entrées.
• D’après le schémas il s’agit d’une porte à 5 entrées
• La ligne 1 est connectée à l’entrée 1 de la porte
• La ligne 2 n’ pas est connectée à l’entrée 2 de la porte
• La ligne 3 n’ pas est connectée à l’entrée 3 de la porte
• La ligne 4 est connectée à l’entrée 4 de la porte
• La ligne 5 n’ pas est connectée à l’entrée 5 de la porte

4
Rappel : décodeur
A2 A1 A0

• Un décodeur active une sortie unique qui

correspond à la valeur du code binaire en entrée. F0

Décodeur 3:8

F7 # A2 A1 A0 F7 F6 F5 F4 F3 F2 F1 F0 F1

F6 0 0 0 0 0 0 0 0 0 0 0 1
1 0 0 1 0 0 0 0 0 0 1 0 F2
F5 2 0 1 0 0 0 0 0 0 1 0 0
A2
F4 3 0 1 1 0 0 0 0 1 0 0 0 F3
A1 4 1 0 0 0 0 0 1 0 0 0 0
F3 5 1 0 1 0 0 1 0 0 0 0 0
A0 F4
F2 6 1 1 0 0 1 0 0 0 0 0 0
7 1 1 1 1 0 0 0 0 0 0 0
F1
F5
F0 F0 = m0 = A2’A1’A0’
F1 = m1 = A2’A1’A0 F6

F2 = m2 = A2’A1A0’
etc. F7

5
PROM : connexions programmables dans un circuit intégré

• Les lignes horizontales et verticales sont reliées

par des diodes et des fusibles connectés en série.
• Au départ, tous les fusibles sont en place.
• On effectue la programmation en faisant passer un
fort courant dans les fusibles des connexions à
couper.
F1
• Les lignes verticales sont mises à la masse par
défaut (configuration pull-down).
• Les portes OU sont implicites par ce circuit.
F0
• Quatre cas à considérer:
– Cas 0: F1 = 0, F0 = 0
– Cas 1: F1 = 0, F0 = 1
– Cas 2: F1 = 1, F0 = 0
– Cas 3: F1 = 1, F0 = 1 D1 D0
6
PROM : connexions programmées sur une planchette

• Mémoire ROM 32 × 16 d’un PDP-11.

© David Fischer. Diode Matrix. http://www.cca.org/blog/20120222-Diode-Matrix.shtml. Avec permission.

7
PROM : exemple 1 – analyse des fonctions logiques réalisées

• Donner les fonctions logiques réalisées par cette

décodeur 4:16
mémoire PROM.
m15
D7 = m13 + m9 = A3A2A1’A0 + A3A2’A1’A0 m14
m13
m12
D2 = m12 + m8 + m4 + m0 = A1’A0’ A3 m11
m10
A3A2 D2
A2 m9
A1A0 00 01 11 10 m8
A1 m7
00 1 1 1 1 m6
0 4 12 8
A0 m5
m4
01 0 0 0 0 m3
1 5 13 9 m2
m1
11 0 0 0 0 m0
3 7 15 11

10 0 0 0 0
2 6 14 10
D7 D6 D5 D4 D3 D2 D1 D0
8
Retour: le problème du vote

A B C D F
Un comité composé de quatre personnes a besoin 0 0 0 0 0
d’un mécanisme de vote secret pour les 0 0 0 1 0
amendements sur la constitution du comité. 0 0 1 0 0
F = A' BCD + AB'CD + ABC ' D + ABCD'+ ABCD
Un amendement est approuvé si au moins 3 0 0 1 1 0
= BCD + ACD + ABD + ABC
personnes votent pour. 0 1 0 0 0
Concevoir un circuit logique qui accepte 4 entrées 0 1 0 1 0
représentant les votes. La sortie du circuit doit 0 1 1 0 0
indiquer si l’amendement est accepté. 0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
9
PROM : exemple 2 – implémentation d’une fonction logique

Programmer la PROM 16 × 8 pour implémenter le

circuit du problème du vote.
décodeur 4:16
Étapes: m15
1. Choisir les ports d’entrée et de sortie. m14
m13
2. Écrire les équations de sortie en somme de m12
A3 m11
produits m10
A2 m9
3. Indiquer quelles connexions établir. m8
A1 m7
m6
A0 m5
m4
Observations: m3
• La minimisation des équations n’est pas toujours utile. m2
m1
• L’ordre dans lequel on place les entrées est crucial. m0
• L’utilisation d’une ROM 16 × 8 n’est pas efficace pour ce
circuit.
D7 D6 D5 D4 D3 D2 D1 D0
10
PROM : exemple 2 – implémentation d’une fonction logique

F = A' BCD + AB'CD + ABC ' D + ABCD'+ ABCD

Programmer la PROM 16 × 8 pour implémenter le
circuit du problème du vote.
= m7 + m11 + m13 + m15
décodeur 4:16
Étapes: m15
1. Choisir les ports d’entrée et de sortie. m14
m13
2. Écrire les équations de sortie en somme de A m12
A3 m11
produits B m10
A2 m9
3. Indiquer quelles connexions établir. C m8
A1 m7
D A0
m6
m5
m4
Observations: m3
• La minimisation des équations n’est pas toujours utile. m2
m1
• L’ordre dans lequel on place les entrées est crucial. m0
• L’utilisation d’une ROM 16 × 8 n’est pas efficace pour ce
circuit.
D7 D6 D5 D4 D3 D2 D1 D0
F 11
PROM : exemple 2 – implémentation d’une fonction logique

F = A' BCD + AB' CD + ABC' D + ABCD'+ ABCD

Programmer la PROM 16 × 8 pour implémenter le
= m7 + m11 + m13 + m15
circuit du problème du vote.
Étapes:
1. Choisir les ports d’entrée et de sortie.
2. Écrire les équations de sortie en somme de
produits
3. Indiquer quelles connexions établir.

Observations:
• La minimisation des équations n’est pas toujours utile.
• L’ordre dans lequel on place les entrées est crucial.
• L’utilisation d’une ROM 16 × 8 n’est pas efficace pour ce
circuit.

12
EPROM: Erasable Programmable Read Only Memory
EPROM 32 KB, STMicroelectronics M27C256B

• Une mémoire EPROM est programmable à

plusieurs reprises, et effaçable en exposant son
réseau de connexions à des rayons ultraviolets
• Elle est facile à reconnaître à sa petite fenêtre.

13
CC-BY-SA-2.5, Bill Bertram, W ikipédia.
Connexions programmables pour mémoires EPROM (et EEPROM)

• Les connexions programmables des mémoires VCC VCC

EPROM et EEPROM utilisent des transistors au lieu
de diodes et de fusibles.
• Les lignes verticales sont reliées à l’alimentation Résistances de rappel
par une résistance de rappel vers le niveau haut.
F1
• Les transistors de connexion permettent d’amener
la ligne verticale à zéro si la ligne horizontale
correspondante est à 1.
• Les transistors peuvent être désactivés en les
programmant.
• Quatre cas à considérer: F0
– Cas 0: F1 = 0, F0 = 0
D0= F0’ + F1
– Cas 1: F1 = 0, F0 = 1 D1= F0’ + F1
– Cas 2: F1 = 1, F0 = 0
– Cas 3: F1 = 1, F0 = 1
D1 D1 14
EPROM et grilles flottantes

• Dans un transistor MOS, la tension appliquée à la • Pour effacer le dispositif, on l’expose à un

grille détermine si un canal est formé entre la rayonnement ultra-violet qui dissipe la charge
source et le drain. accumulée sur les grilles flottantes et réactive les
• Un transistor MOS d’une mémoire EPROM inclut transistors.
une grille flottante supplémentaire.
Source Control gate Drain Source Control gate Drain
• On désactive le transistor à grille flottante en terminal terminal terminal terminal terminal terminal

plaçant une tension élevée entre sa grille et l’un de

ses terminaux. Cette tension induit un courant qui
control gate
attire des charges sur la grille flottante. Une fois control gate
Silicon floating gate
dioxide
celle-ci chargée, il n’est plus possible de créer un source drain
Silicon
source drain

canal sous la grille et les deux terminaux sont substrate

effectivement isolés électriquement. (a) Standard MOS transistor (b) EPROM transistor
Maxfield, © Mentor Graphics, 2004

15
EEPROM et mémoires Flash
• Les mémoires EEPROM et Flash sont similaires aux
mémoires EPROM, mais peuvent être effacées
électriquement, sans rayons ultraviolets.
• L’isolant autour de la grille flottante est plus mince
que dans le cas d’une cellule EPROM, et la grille
flottante chevauche partiellement le drain du
transistor.
• Pour ‘programmer’ la cellule, on place une tension
élevée sur la grille de contrôle et le drain du
transistor. Comme un courant élevé circule dans le
canal, des électrons sont attirés par la grille de
contrôle et vont s’emmagasiner sur la grille
flottante, désactivant le transistor.
Source: wikipédia
16
ROM : exemple 3 – implémentation de fonctions logiques – exercice en classe

S=
Programmer la ROM 16 × 8 pour implémenter le
circuit donné ici. Cout =
décodeur 4:16
Étapes: m15
1. Choisir les ports d’entrée et de sortie. m14
m13
2. Écrire les équations de sortie en somme de 0 m12
A3 m11
produits Cin m10
A2 m9
3. Indiquer quelles connexions établir. X m8
A1 m7
Y A0
m6
m5
m4
m3
m2
m1
m0

D7 D6 D5 D4 D3 D2 D1 D0
S Cout 17
 Cout = m3+m5+m6+m7
S = m1+m2+m4+m7
Programmer la ROM 16 × 8 pour implémenter le
circuit donné ici.
Étapes:
1. Choisir les ports d’entrée et de sortie.
2. Écrire les équations de sortie en somme de 0 Broche A3 est connectée à 0
produits Cin
3. Indiquer quelles connexions établir. X
Y

S Cout 18
Vous devriez maintenant être capable de …

• Expliquer, à l'aide d'un diagramme, la structure interne

des mémoires PROM. (B2)
• Expliquer à l’aide d’un circuit électrique comment
programmer une PROM. (B2)
• Donner la fonction logique réalisée par une PROM. (B3)
• Montrer comment programmer une PROM pour réaliser
un circuit combinatoire. (B3)
• Expliquer comment programmer et effacer une
mémoire EPROM et EEPROM/Flash. (B2)

Code Niveau (http://fr.wikipedia.org/wiki/Taxonomie_de_Bloom)

B1 Connaissance - mémoriser de l’information.
B2 Compréhension – interpréter l’information.
B3 Application – confronter les connaissances à des cas pratiques simples.
B4 Analyse – décomposer un problème, cas pratiques plus complexes.
B5 Synthèse – expression personnelle, cas pratiques plus complexes.

19
 Logique programmable
Réseaux et circuits PLA, PAL, GAL et CPLD
Sujets de ce thème

• Réseaux de logique programme PLA

• Circuit PAL
Technologies de circuits intégrés à application spécifique (ASIC)
• Circuit GAL
Logique fixe Logique programmable
• Circuits logiques programmables complexes CPLD Mémoire morte
Programmable Read Only Memory – PROM
Electrically Programmable ROM – EPROM
Erasable EPROM – EEPROM
ASIC sur mesure Réseau de logique programmable
Full-custom ASIC Programmable Logic Array - PLA
ASIC à cellules normalisées Circuit PAL
Cell-based ASIC Programmable Array Logic™ - PAL
Réseau pré-diffusé de portes Circuit GAL
Gate Array Generic Array Logic™ - GAL
Circuit logique programmable complexe
Complex Programmable Logic Device – CPLD
Réseau prédiffusé programmable par l’utilisateur
Field-Programmable Gate Array – FPGA

2
Réseaux de logiques programmable : PLA, PAL et GAL

Problèmes
• L’implémentation de circuits logiques avec des circuits SSI, MSI
et LSI nécessite beaucoup de travail pour choisir, disposer et
relier les composantes discrètes.
• Certaines fonctions logiques complexes peuvent être
remplacées par des PROM, mais une mémoire est en général
trop grande et pas assez flexible pour bien convenir à la tâche.

Solutions
• Les PLA (1970), et PAL (1978) étaient plus efficaces que les
PROM; ils pouvaient être programmés chez le manufacturier
ou une fois par l’utilisateur.
• Les GAL sont la version améliorée des PLA et PAL et sont
programmables par l’utilisateur.
3
ROM vs PLA: problème d’efficacité de la ROM

ROM 16 × 8 PLA à 4 entrées, 3 sorties et 6 termes

A3 A2 A1 A0
décodeur 4:16

m15
m14
m13
m12
A3 m11
m10
A2 m9
m8
A1 m7
m6
A0 m5
m4
m3
m2
m1
m0

D7 D6 D5 D4 D3 D2 D1 D0
F2 F1 F0
4
Réseaux de logiques programmables : PLA

Exemple: PLA à 4 entrées, 3 sorties et 6 termes

A3 A2 A1 A0
• Un PLA (Programmable Logic Array) est similaire à
une ROM, mais il ne réalise pas tous les produits
de termes comme une ROM.
• Un PLA à n entrées et m sorties peut réaliser m
fonctions de n variables, en autant que chacune
requiert un nombre limité de produits des
variables en entrée.
• Un PLA est composé de deux réseaux
programmables, ET et OU. Le réseau ET
programmable est effectivement un décodeur
programmable incomplet.

• Chaque intersection d’une ligne horizontale et d’une ligne verticale est programmable.
• Seuls 6 termes (produits – ET logique) peuvent être réalisés à partir des quatre entrées et de leurs compléments.
• Seules trois fonctions de sortie peuvent être réalisées. F2 F1 F0

• Chaque fonction peut utiliser n’importe lequel des six termes programmés
5
Réseaux de logiques programmables : PLA

6
Retour: le problème du vote

A B C D F
Un comité composé de quatre personnes a besoin 0 0 0 0 0
d’un mécanisme de vote secret pour les 0 0 0 1 0
amendements sur la constitution du comité. 0 0 1 0 0
F = A' BCD + AB'CD + ABC ' D + ABCD'+ ABCD
Un amendement est approuvé si au moins 3 0 0 1 1 0
= BCD + ACD + ABD + ABC
personnes votent pour. 0 1 0 0 0
Concevoir un circuit logique qui accepte 4 entrées 0 1 0 1 0
représentant les votes. La sortie du circuit doit 0 1 1 0 0
indiquer si l’amendement est accepté. 0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
7
Réseau PLA: exemple – implémentation d’une fonction logique

F = A' BCD + AB'CD + ABC ' D + ABCD'+ ABCD

Programmer le circuit PAL 4 – 3 – 6 pour implémenter = BCD + ACD + ABD + ABC
le circuit du problème du vote.
Étapes: A B C D
A3 A2 A1 A0

1. Choisir les ports d’entrée et de sortie.

2. Écrire les équations de sortie en somme de
produits
3. Indiquer quelles connexions établir.

Observations:
• La minimisation des équations n’est pas toujours utile.
• L’ordre dans lequel on place les entrées est crucial.
• L’utilisation d’un circuit PAL 4-3-6 est mieux qu’une ROM
16 × 8 pour ce circuit.

F2 F1 F0

F 8
Réseau PLA: exemple – implémentation d’une fonction logique

F = A' BCD + AB'CD + ABC ' D + ABCD'+ ABCD

Programmer le circuit PAL 4 – 3 – 6 pour implémenter = BCD + ACD + ABD + ABC
le circuit du problème du vote.
Étapes:
1. Choisir les ports d’entrée et de sortie.
2. Écrire les équations de sortie en somme de
produits
3. Indiquer quelles connexions établir.

Observations:
• La minimisation des équations n’est pas toujours utile.
• L’ordre dans lequel on place les entrées est crucial.
• L’utilisation d’un circuit PAL 4-3-6 est mieux qu’une ROM
16 × 8 pour ce circuit.
Une des solution de programmation du circuit
PAL 4 – 3 – 6 9
Réseaux logiques programmables :
circuit PAL (Programmable Array Logic)

• Dans un circuit PAL, le réseau ET est

programmable et le réseau OU est fixe.
• Chaque intersection d’une ligne horizontale et
d’une ligne verticale est programmable.
• Les portes ET ont une sortie de 0 par défaut.
• Chaque patte de sortie est menée par un tampon
inverseur contrôlé par une fonction logique.
• Un PAL16L8 a:
– 10 entrées dédiées (pattes 1-9 et 11)
– 2 sorties dédiées (pattes 12 et 19)
– 6 pattes pouvant être utilisées comme
entrée ou sortie (pattes 13-18)

Datasheet SRPS019A, Texas Instruments, April 2000.

10
Tampons inverseurs à la sortie

• Les pattes de sortie d’un PAL 16L8 incluent un

tampon inverseur.
• La sortie peut donc être:
– l’inverse de la porte OU à laquelle elle est reliée; ou 0
– une haute impédance (« Z »).

A F = “Z”

A F = A’

11
Réseaux logiques programmables : circuit PAL

• On programme un PAL en
établissant des connexions
entre les lignes verticales et
horizontales pour former des
sommes de produits.
• Les sorties sont toujours
inversées, il faut en tenir
compte.

Datasheet SRPS019A, Texas Instruments, April 2000. 12

PAL 16R8

• Un PAL peut avoir des bascules en sortie.

• Un PAL16R8 a:
– 8 entrées (pattes 2-9);
– 8 sorties avec bascule (pattes 12-19);
– une patte d’horloge (CLK); et,
– une patte de contrôle de la sortie (OE’).

13
Datasheet SRPS019A, Texas Instruments, April 2000.
Réseaux logiques programmables :
circuits GAL

• Circuits GAL (Generic Array Logic):

– dispositifs programmables par l’utilisateur;
– mis en marché par Lattice Semiconductors en 1985;
– peuvent émuler différents types de PAL.
• Les circuits GAL ont longtemps remplacé les
composantes SSI-LSI, mais ne sont plus
manufacturés.

Source: GAL22LV10 Data sheet, Lattice Semiconductor, Aug. 2008.

14
Circuits GAL: macro-cellule

• Le schéma montre une macro-cellule (Output

Logic Macro Cell – OLMC).
• La sortie de la OLMC peut être:
– En haute impédance;
– sortie combinatoire inversée ou non;
– sortie de bascule inversée ou non; ou,
– renvoyée dans le réseau programmable.

Source: GAL22LV10 Data sheet, Lattice Semiconductor, Aug. 2008.

15
Circuits logiques programmables complexes (CPLD)

• Les ROM, PLA, PAL et GAL sont parfois appelés des

circuits logique programmable simples (Simple
Programmable Logic Devices – SPLD).
• Les Complex Programmable Logic Devices – CPLD –
sont une extension naturelle des circuits PAL.
• Un CPLD incorpore plusieurs PAL sur une seule
puce avec un réseau d’interconnexions.
• Le réseau permet de relier les pattes de la puce à
différents blocs internes et de relier les blocs entre
eux.

16
Exemple : famille CPLD XC9500XL de Xilinx

• Chaque bloc fonctionnel est un PAL à 54

entrées et 18 sorties.
• Les macro-cellules contiennent un
élément programmable à mémoire.
• Le circuit comprend peut comprendre de 2
à 16 blocs fonctionnels.
• Le réseau d’interconnexions permet
d’établir des connexions entre les blocs
d’entrées-sorties reliés aux pattes de la
puce et les blocs fonctionnels.

Source: Roth, 5e éd., © Brooks/Cole 2004 17

Xilinx inc., XC9500XL High-Performance CPLD Family Data Sheet, DS054, 2009.
Vous devriez maintenant être capable de …

• Expliquer, à l'aide d'un diagramme, la structure interne

des PLA, PAL, GAL et CPLD. (B2)
• Donner la fonction logique réalisée par un circuit PLA ou
PAL programmé. (B3)
• Montrer comment programmer un dispositif PLA ou PAL
pour réaliser un circuit combinatoire. (B3)

Code Niveau (http://fr.wikipedia.org/wiki/Taxonomie_de_Bloom)

B1 Connaissance - mémoriser de l’information.
B2 Compréhension – interpréter l’information.
B3 Application – confronter les connaissances à des cas pratiques simples.
B4 Analyse – décomposer un problème, cas pratiques plus complexes.
B5 Synthèse – expression personnelle, cas pratiques plus complexes.
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