Chap 3-L Fonct Logiq Comb

Cours µélectronique & VLSI :
Chapitre III
Fonctions Logiques Combinatoires
Mehdi ABBES
2ème Année Ingénieurs GSI

Microsystèmes et Systèmes Embarqués
Mehdi ABBES µélectronique & VLSI ENICar 2ème GSI 2
I. Introduction
• Les considérations de conception d'un circuit
inverseur simple ont été présentées dans le chapitre
précédent.
• Nous allons maintenant étendre cette discussion
pour aborder la synthèse de portes numériques
arbitraires telles que NOR, NAND et XOR.
• L'accent est mis sur les circuits logiques
combinatoires (ou non régénératifs), c'est-à-dire les
circuits qui ont la propriété qu'à tout moment, la
sortie du circuit est liée à ses signaux d'entrée actuels
par une expression booléenne (en supposant la
stabilité des états transitoires à travers les portes
logiques).
I. Introduction
• Ainsi, il n'y a pas de connexion intentionnelle
entre les sorties et les entrées.
• Ceci contraste avec une autre classe de circuits,
dits séquentiels ou régénératifs, pour lesquels la
sortie n'est pas seulement une fonction des
données d'entrée actuelles, mais aussi des
valeurs précédentes des signaux d'entrée.
I. Introduction
• En logique combinatoire, la sortie n’est fonction

que des entrées.
• En logique séquentielle, la sortie est fonction des
entrées actuelles et des entrées précédentes.
I. Introduction
• Il y a deux techniques de conception de circuits
pouvant être utilisées pour créer des fonctions
logiques combinatoires:
▫ Statique: À tout moment (sauf pendant le temps
de transition), il existe un chemin de faible
résistance entre VDD ou GND.
▫ Dynamique: La valeur de la fonction logique (le
‘0’ ou ‘1’) est stocké temporairement sur un
condensateur.
• Pour chaque type de circuit, il existe plus d’une
façon pour implanter la fonction voulue.
II. CMOS statique complémentaire

• Le premier type de circuit statique est le CMOS
complémentaire.
• En CMOS statique complémentaire, on a deux
réseaux de transistors: un réseau est composé de
PMOS, et l’autre réseau est composé de NMOS.
▫ Réseau PMOS: On l’appelle PUN (Pull Up
Network). Ce réseau permet à la sortie d’atteindre
la valeur de VDD, pour créer un ‘1’ logique.
▫ Réseau NMOS: On l’appelle PDN (Pull Down
Network). Ce réseau permet à la sortie d’atteindre
la valeur de GND, pour créer un ‘0’ logique.

• La combinaison de ces deux réseaux (PUN et
PDN) donne la structure générique suivante:
Pull-Up: Fait une connexion

de VDD à F lorsque
F(In1,In2,…,Inn)=1
(PMOS)
Pull-down: Fait une

connexion de GND à F
(NMOS)
lorsque F(In1,In2,…,Inn)=0

Construction du PUN et du PDN
• Comme énoncé précédemment, le PDN est
construit uniquement de NMOS, et le PUN est
construit uniquement de PMOS.
• En effet, un PMOS fait une bonne connexion à
VDD et une mauvaise connexion à GND.
• Pour un NMOS, c’est le contraire: il fait une
bonne connexion à GND et une mauvaise
connexion à VDD.

• Tirer vers le bas et vers le haut un nœud en
utilisant un transistors NMOS.
Si on fait une transition de Si on fait une transition de

1→0 à la sortie, le 0→1 à la sortie, le
condensateur (initialement à condensateur (initialement à
VDD) se décharge 0V) se charge
jusqu’à 0V. jusqu’à VDD-VTn.

• Tirer vers le bas un nœud en utilisant des
transistors NMOS et PMOS.
Le NMOS fait un bon ‘0’ mais un mauvais ‘1’.


utilisant un transistors PMOS.
Si on fait une transition de Si on fait une transition de

1→0 à la sortie, le 0→1 à la sortie, le
condensateur (initialement à condensateur (initialement à
VDD) se décharge 0V) se charge
jusqu’à VTp. jusqu’à VDD.

utilisant un transistors PMOS.
Le PMOS fait un bon ‘1’ mais un mauvais ‘0’.


Le PMOS fait un bon ‘1’

mais un mauvais ‘0’.
(PMOS)
Le NMOS fait un bon ‘0’

(NMOS) mais un mauvais ‘1’.

Combinaison série/parallèle → NMOS
Combinaison série
Y=X seulement si les deux
NMOS sont ON.
Il s’agit de la fonction AND.
si
Combinaison parallèle
Y=X si un des deux NMOS
est ON.
Il s’agit de la fonction OR.
si

Combinaison série/parallèle → PMOS
Combinaison série
Y=X seulement si les deux
PMOS sont ON.
Il s’agit de la fonction NOR.
si
Combinaison parallèle
Y=X si un des deux PMOS est
ON.
Il s’agit de la fonction NAND.
si

Logique complémentaire
• En logique complémentaire, le PUN est le
complémentaire du PDN. On peut démontrer à
l’aide du théorème de DeMorgan:
• Ce qui veut dire par exemple, qu’une

combinaison parallèle des transistors dans le
réseau PUN correspond à une combinaison série
des transistors dans le PDN, et vice-versa.

Exemple 1: porte NAND

Exemple 2: porte NOR

Exemple 3: porte complexe
• Construire le PUN et le PDN relatifs à la
fonctions suivante:

fonctions suivante:
Etape 1: Construction du PDN.


Etape 1: Construction du PDN.

fonctions suivante:
Etape 2: Déduction du PUN à partir du PDN.


Etape 2: Déduction du PUN à partir du PDN.
PDN PUN


Design d’une porte complexe
Pour construire une fonction quelconque, on suit
les procédures suivantes:
• S’assurer que la fonction est inversante (le tout
est NOT)
• Construire le PDN
▫ En présence d’un « + », les transistors sont en
parallèle.
▫ En présence d’un « • », les transistors sont en
série.

Design d’une porte complexe
• Construire le PUN
▫ Si les transistors sont en série dans le PDN, ils sont
en parallèle dans le PUN.
▫ Si les transistors sont en parallèle dans le PDN, ils
sont en série dans le PUN.

Propriété des portes CMOS statique
• Marges de bruit élevées:
▫ VOL et VOH sont GND et VDD, respectivement.
• Aucune consommation statique de puissance.
▫ Il n’y a jamais de chemin direct entre VDD et GND.
• Temps de montée et de descente sont
comparables.
▫ Avec un dimensionnement approprié.

Propriété des portes CMOS statique
• Les niveaux logiques ne dépendent pas du
rapport de dimensions des transistors « ratioless
logic ».
• Le délai de propagation est fonction de la
capacité de la charge et la résistance des
transistors.
• Les courants d’entrée sont nul (grille des
transistors).

Calcul du délai
• Pour calculer le délai des porte logiques, on
utilise le modèle d’interrupteur du MOSFET.
• Les PMOS et NMOS sont remplacés par des
interrupteurs ayant une résistance infinie
lorsqu’ils sont OFF et une résistance finie
lorsqu’ils sont ON.
• Il est important de souligner que dans le cas des
portes logiques combinatoires, le délai dépend de
la combinaison des entrées.

Modèle utilisé pour le délai
• On va donc utiliser le modèle de
l’interrupteur.
▫ Pour l’inverseur (rappel):

• On va donc utiliser le modèle
de l’interrupteur.
▫ Pour la porte NAND à 2
entrées:

• On va donc utiliser le modèle
de l’interrupteur.
▫ Pour la porte NOR à 2 entrées:

Effet de l’entrée sur le délai
• Exemple sur une porte NAND à 2 entrées.
• Avant de commencer, on va se
mettre dans l’hypothèse ou les
2 transistors NMOS et PMOS
sont de même taille, c.à.d:
RpA=RpB=Rp
RnA=RnP=Rn

Transition de bas à haut:
Vout 0→1
Plusieurs cas possibles:
▫ A=1 , B=1 →0
▫ A=1 →0 , B=1
▫ A=1 →0 , B=1 →0

Transition de bas à haut:
Vout 0→1
Entrées A et B Condensateurs Délai

impliques
A=1 , B=1→0 CL 0,69RpCL
A=1→0 , B=1 CL et Cint 0,69RP(CL+Cint)
A=1→0 , B=1→0 CL 0,69CLRp/2

Transition de haut à bas:
Vout 1→0
Plusieurs cas possibles:
▫ A=1 , B=0→1
▫ A=0→1 , B=1
▫ A=0→1 , B=0→1

Transition de haut à bas:
Vout 1→0
Entrées A et B Condensateurs Délai

impliques
A=1 , B=0→1 CL 0,69Rn(2CL)
A=0→1 , B=1 CL et Cint 0,69Rn(2CL+Cint)
A=0→1 , B=0→1 CL 0,69Rn(2CL+Cint)

Simulation avec spice


Simulation avec spice

Transition la plus rapide: A = B = 1 → 0
▫ Ce cas implique que CL et Cint sont branchés à
GND en premier, et qu’ensuite on a deux PMOS en
parallèle qui vont charger CL.
Transition la plus lente: A = 1 → 0 , B = 1
▫ Ce cas implique que CL et Cint sont branchés à
GND en premier, et qu’ensuite on a un PMOS qui
doit charger CL et Cint.

Effet de l’entrance sur le délai
• Considérons une porte NAND à 4 entrées.
• Supposons pour simplifier que toutes les
résistances des transistor sont égales.

• Le circuit de la porte NAND4 est le suivant:

• Le délais maximum pour ce circuit s’exprime:
• On voit bien que le délai augmente rapidement

en fonction de l’entrance.

• Ce résultat est confirmé par la courbe suivante:

• On voit bien qu’au delà d’une entrance de 4, le
délai augmente rapidement.
• Il faudra éviter des portes avec une entrance >4.

Dimensionnement des portes
• Pour dimensionner les transistor, il faut prendre
en considération le circuit qui constitue la porte.
• On compare la taille à celle d’un inverseur auquel
les PMOS sont de dimension 2 et les NMOS sont
de dimension 1.
• On veut donc s’assurer que la combinaison des
NMOS donne toujours 1, et que la combinaison
des PMOS donne toujours 2, en termes de
résistances.

Exemple d’une porte NAND2
• Les NMOS sont en série. Pour obtenir la même
résistance qu’un seul NMOS, il faut les faire deux
fois plus gros (et donc la moitié de la résistance).
• Les PMOS sont en parallèle. Dans le pire cas, un
sera ON et l’autre OFF. Donc ils peuvent avoir la
même dimension que le PMOS de l’inverseur.

Exemple d’une
porte NAND2

Exemple d’une porte NOR2
• Les NMOS sont en parallèle. Donc, dans le pire
cas, il y aura 1 NMOS ON. On peut donc faire les
deux NMOS de dimension minimale, soit 1.
• Il y a deux PMOS en série; il faut donc faire les
deux PMOS 2 fois plus gros (pour réduire la
résistance de moitié). Ils seront donc de
dimension 4.

Exemple d’une
porte NOR2

Dimensionnement: porte complexe

Dimensionnement: porte complexe

Techniques de design de porte logique en
technologie CMOS
• Comment pourrait-on améliorer le design des
circuits ?
• Il existe des techniques de conception qui
permettent d’améliorer la performance des
circuits.

technologie CMOS
• Certaines de ces techniques sont reliées à la
structure physique du circuit:
▫ Dimensionnement
• D’autres sont reliées à la logique du circuit:
▫ Organisation des entrées
▫ Structures logiques alternatives
▫ Utilisation de portes de transfert

technologie CMOS
1. Dimensionnement progressif
Soit le PDN suivant:

technologie CMOS

technologie CMOS
1-Dimensionnement progressif
• Le NMOS le plus près de la sortie a seulement
besoin de décharger CL. On peut le faire de
dimension minimum (ou le plus petit).
• On fait les autres transistors de plus en plus gros
(parce qu’ils doivent décharger de plus en plus de
capacités).

technologie CMOS
1-Dimensionnement progressif
• On peut réduire le délai jusqu’à 20% en utilisant
cette technique.
• Cependant, les bénéfices diminuent au fur et à
mesure que la technologie diminue.

technologie CMOS
2-Réorganisation des entrées
• Certains signaux dans les blocs logiques
combinatoires complexes peuvent être plus
critiques que d'autres.
• En effet, toutes les entrées d'une porte n'arrivent
pas en même temps (en raison, par exemple, des
délais de propagation des portes logiques
précédentes).

technologie CMOS
• Un signal d'entrée d'une porte est dit critique s'il
est le dernier de toutes les entrées à prendre une
valeur stable.
• Le chemin à travers la logique qui détermine la
vitesse finale de la structure est appelé chemin
critique.

technologie CMOS
2-Réorganisation des entrées → Exemple
• Soit le PDN suivant dans lequel, le signal critique
est connecté à In1.

technologie CMOS
• Soit le PDN suivant dans lequel, le signal critique
est connecté à In1.
• Dans un premier montage, on met le chemin
critique le plus loin possible de la sortie.
• On aura le montage suivant:

technologie CMOS

technologie CMOS
Dans cette configuration, le délai dépend du
temps nécessaire pour décharger CL, C1 et C2.

technologie CMOS
• Maintenant, on met le chemin critique le plus
près possible de la sortie.
• On aura le montage suivant:

technologie CMOS

technologie CMOS
Dans cette configuration, le délai dépend du
temps nécessaire pour décharger CL.

technologie CMOS
Le chemin critique doit être le plus près de la

sortie.

technologie CMOS
3-Organisation des transistors
• L’ordre dans lequel on met les transistors
influence la vitesse de sortie.
• C’est le condensateur CL qui a le plus d’impact
sur le délai, et donc on doit le minimiser autant
que possible.
• Reprenons l’exemple de la porte complexe
précédente.

technologie CMOS
La capacité CL est composée

des capacités de drain de M5,
M1 et M2, et de grille de ces
mêmes transistors

technologie CMOS
• On va modifier l’ordre des transistors tout en
gardant la même fonction logique.

technologie CMOS
Dans ce cas, la capacité CL est

composée des capacités de
drain de M1, M3, M4, M6, et M8,
et des capacités de grille de ces
mêmes transistors.

technologie CMOS
Toujours mettre le minimum possible de

transistors branchés à la sortie.

technologie CMOS
4-Structures logiques alternatives
• La manipulation des équations logiques peut
réduire les contraintes de l’entrance et donc
réduire le retard d’une porte.
• Soit la porte NOR à six entrées suivante:

technologie CMOS
• La dépendance quadratique du délai de la porte
par rapport au fan-in (entrance) rend la porte
NOR à six entrées extrêmement lente.

technologie CMOS
• La partition de la porte NOR en deux portes à
trois entrées entraîne une accélération
significative, qui compense largement le retard
supplémentaire induit par la transformation de
l'inverseur en une porte NAND à deux entrées.

technologie CMOS

technologie CMOS
5-Isolation entrance/sortance
• Dans les portes logiques qui admettent une
entrance importante et une sortance importante,
la capacité de charge CL est importante.
• Isoler l’entrance de la sortance permet de réduire
la capacité de charge CL.

technologie CMOS
5-Isolation entrance/sortance
III. Logique proportionnée

• La logique proportionnée est une tentative de
réduire le nombre de transistors nécessaires
pour mettre en œuvre une fonction logique
donnée, au prix d'une robustesse réduite et d'une
dissipation de puissance supplémentaire.
• Le but du PUN en CMOS complémentaire est de
fournir un chemin conditionnel entre VDD et la
sortie lorsque le PDN est désactivé.
• En logique proportionnée, le PUN est remplacé
par un seul dispositif de charge inconditionnelle
qui tire vers le haut la sortie pour une sortie
élevée.

• Les deux techniques de logique proportionnée
ci-dessous, remplacent le circuit PUN par une
charge résistive ou une charge PMOS.
• Il est aussi possible de remplacer le PUN par un

NMOS monté en résistance (Grille connectée au
Drain).
• Dans ce cas on parlera d’un circuit avec charge
NMOS.

• Ainsi, il faut N+1 transistors pour réaliser une
fonction à N entrées, plutôt que 2N transistors.
• La sortie haute VOH = VDD, puisque les NMOS
sont OFF quand la sortie devient haute.
• Cependant, la sortie basse VOL n’est pas 0V.
• De plus, il y a consommation statique de
puissance quand la sortie est basse.
• La valeur de sortie dépend du rapport de
dimension entre les NMOS et le PMOS: on
l’appelle donc la logique proportionnée.

• Le calcul de la caractéristique de transfert en
courant du pseudo-NMOS suit le même
raisonnement que celui utilisés pour le CMOS
complémentaire.
• La valeur de VOL est obtenue en égalisant les
courants à travers les dispositifs de commande et
de charge pour Vin = VDD.
• À ce point de fonctionnement, il est raisonnable
de supposer que le dispositif NMOS est en mode
linéaire, tandis que la charge PMOS est saturée
(saturation de vitesse).

• Dans ce cas, l’équation suivante est valide:
• En supposant que VOL est petit par rapport à la

commande de grille (VDD-VT) et que VTn est égal à
VTp, VOL peut être approximé :

• Afin de rendre VOL aussi petit que possible, le
dispositif PMOS doit être dimensionné beaucoup
plus petit que les dispositifs pull-down NMOS.
• Malheureusement, cela a un impact négatif sur le
délai de propagation lors la charge du nœud de
sortie puisque le courant circulant à travers le
dispositif PMOS est limité.
• La figure suivante montre la courbe de transfert
de tension de l'inverseur pseudo-NMOS en
fonction de la taille du PMOS.


• Un inconvénient majeur de la porte pseudo-
NMOS est la puissance statique qui est dissipée
lorsque la sortie est basse par le chemin de
courant direct qui existe entre VDD et GND.
• La consommation d'énergie statique en sortie
basse est facilement dérivée:

• Le tableau suivant résume la tension de sortie
VOL, la dissipation de puissance statique et le
délai de propagation de bas à haut.
• Le délai de propagation bas-haut est mesuré
comme étant le temps nécessaire pour atteindre
1,25V à partir de VOL.
• Cette valeur est choisie car la porte de charge est
un inverseur CMOS avec un seuil de
commutation de 1,25V.

• Tension de sortie VOL, dissipation de puissance
statique, et délai de propagation de bas à haut
tplh.

Caractéristiques:
• N transistors nécessaires (pour N entrées)sans
compter la charge résistive.
• VOH=VDD
• VOL=VDD.RPDN/(RPDN+Rcharge)
• Réponse non-symétrique.
• Consommation statique de puissance

Application:
• Donner le circuit d’une porte NOR et une porte
NAND à 4 entrées en logique proportionnée
pseudo NMOS.

Amélioration des performances
• Il est possible de créer un style de logique
proportionnée qui élimine complètement les
courants statiques et fournit une variation rail-
to-rail.
• Une telle porte combine deux concepts : la
logique différentielle et la contre-réaction
positive.
• Une porte différentielle exige que chaque entrée
soit fournie dans un format complémentaire, et
produit des sorties complémentaires à son tour.

DCVSL
• Cette technique s’appelle la technique DCVSL
(Differential Cascode Voltage Swing Logic), ou la
logique de commutation cascode différentielle.
• On utilise deux réseaux PDN, le deuxième réseau
étant le complément du premier (un seul réseau
permet un chemin à GND).
• On implémente alors la fonction logique voulue
et son complément.
• Ceci permet d’obtenir une variation à la sortie de
GND à VDD.

DCVSL
• Structure d’une
porte avec la
logique DCVSL

DCVSL
• État initial: .
• Supposons que la combinaison d’entrées fait en
sorte que PDN1 conduit (donc PDN2 ne conduit
pas).
• PDN1 va commencer à faire descendre la tension
. Ceci allume M2, qui commence à faire monter
la tension .
• Lorsque a monté haut assez, M1 devient OFF,
et PDN1 peut décharger la charge jusqu’à GND.

DCVSL Application:
• Donner le circuit d’une porte NAND à 2 entrées
en logique DCVSL.
• Détailler pour chaque entrée, le fonctionnement
des différentes parties de la porte.

DCVSL Application:
• Donner le circuit d’une porte NAND à 2 entrées
en logique DCVSL.

DCVSL analyse de la porte AND/NAND:
• Un exemple de réponse transitoire est montré pour
la porte AND/NAND à 2 entrées en DCVSL.


• Remarquez que lorsque est tiré vers le bas
jusqu'à VDD-|VTp|, commence à se charger
rapidement jusqu'à VDD.
• Le délai de l'entrée vers est de 197 psec et vers
est de 321 psec.
• Une porte statique CMOS AND statique (NAND
suivi d'un inverseur) a un retard de 200ps.
III. Logique passante

• Une alternative au CMOS complémentaire est la
logique, qui permet aussi de réduire le nombre
de transistors requis pour implémenter la
fonction logique.
• En logique passante, on utilise un transistor pour
passer le signal d’une entrée à une sortie.
• L’entrée n’est pas nécessairement à la grille du
NMOS, mais peut être à la source ou au drain.
• On utilise un NMOS parce qu’il est plus rapide
qu’un PMOS.

• La figure ci-dessous montre une fonction ET2
construite en logique passante, en utilisant
uniquement des transistors NMOS.

• Dans cette porte, si l'entrée B est haute, le
transistor supérieur est activé (ON) et copie
l'entrée A vers la sortie F.
• Lorsque B est basse, le transistor inférieur est
activé (ON) et passe un 0.
• L'interrupteur commandé par semble inutile à
première vue.
• Sa présence est essentielle pour assurer qu'il
existe un chemin de basse impédance vers GND
(ici 0) lorsque le transistor supérieur est OFF.

• Cette approche a le mérite de mettre en œuvre
moins de transistors pour une fonction donnée.
• Comme montré, la porte ET précédente nécessite
4 transistors (y compris l'inverseur pour inverser
B), alors qu'une mise en œuvre CMOS
complémentaire nécessiterait 6 transistors.
• L'avantage supplémentaire de cette technique est
que la capacité intrinsèque est plus faible.

• Comme précédemment, un dispositif NMOS est
efficace pour faire passer un 0, mais il est
médiocre pour tirer un nœud vers VDD.
• Lorsque le transistor passant (ON) tire un nœud
vers le haut, la sortie ne se charge que jusqu'à
VDD -VTn.
• De plus, la situation est accentuée par le fait que
le transistor subit l’effet du substrat, puisqu'il
existe une tension source-substrat importante
lorsque le signal est à l’état haut.

• Pour illustrer ce problème, considérons le
montage ci-dessus.
• En supposant une tension d'alimentation de
2.5V, la réponse transitoire dans le cas où la
tension de drain est à VDD et la tension de grille
IN est ramenée de 0 V à VDD, est montré.


• La figure précédente suppose que le nœud x est
initialement à 0.
• Remarquez que la sortie se charge rapidement au
début, puis de façon beaucoup plus lente.
• Ceci est attribué au fait que la tension grille-
source (IN) diminue significativement lorsque la
sortie s'approche de VDD-VTn.
• Il s’en suit que le courant disponible pour
charger le nœud x diminue aussi
remarquablement.

• La figure précédente suppose que le nœud x est
initialement à 0.
• Il est à remarquer que si IN est à 0, le nœud x est
dans un état de haute impédance. Dans ce cas, il
faudra un autre transistor pour tirer x à 0 ou à 1.
• Ce cas n’est pas traité dans cet exemple.
III. Porte de transmission

• Une solution au problème du chargement du
nœud de sortie du transistor passant est la porte
de transmission.
• Elle s'appuie sur les propriétés complémentaires
des transistors NMOS et PMOS.
• Les dispositifs NMOS transmettent un bon 0
mais un mauvais 1, tandis que les transistors
PMOS transmettent un bon 1 mais un mauvais 0.
• L'approche idéale consiste à utiliser un NMOS
pour tirer vers le bas et un PMOS pour tirer vers
le haut.

• La porte de transmission combine un dispositif
NMOS en parallèle avec un dispositif PMOS.
• Les signaux de commande de la porte de
transmission (C et ) sont complémentaires.

• La porte de transmission agit comme un
commutateur bidirectionnel commandé par le
signal de porte C.
• Lorsque C = 1, les deux MOSFET sont activés, ce
qui permet au signal de passer par la porte.

• La porte de transmission agit comme un
commutateur bidirectionnel commandé par le
signal de porte C.
• Lorsque C = 1, les deux MOSFET sont activés, ce
qui permet au signal de passer par la porte.
• En d’autre termes:

• Quelle est la fonction réalisée par cette porte?

APPLICATION

APPLICATION
Cours µélectronique & VLSI :
FIN
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• En logique combinatoire, la sortie n’est fonction

II. CMOS statique complémentaire

II. CMOS statique complémentaire

Pull-Up: Fait une connexion

Pull-down: Fait une

II. CMOS statique complémentaire

II. CMOS statique complémentaire

Si on fait une transition de Si on fait une transition de

II. CMOS statique complémentaire

Le NMOS fait un bon ‘0’ mais un mauvais ‘1’.

II. CMOS statique complémentaire

Si on fait une transition de Si on fait une transition de

II. CMOS statique complémentaire

Le PMOS fait un bon ‘1’ mais un mauvais ‘0’.

II. CMOS statique complémentaire

Le PMOS fait un bon ‘1’

Le NMOS fait un bon ‘0’

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

• Ce qui veut dire par exemple, qu’une

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

Etape 1: Construction du PDN.

II. CMOS statique complémentaire

II. CMOS statique complémentaire

Etape 2: Déduction du PUN à partir du PDN.

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

Entrées A et B Condensateurs Délai

II. CMOS statique complémentaire

II. CMOS statique complémentaire

Entrées A et B Condensateurs Délai

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

• On voit bien que le délai augmente rapidement

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire

II. CMOS statique complémentaire