Circuits numériques CMOS de base

Cellules combinatoires de base

La porte NAND
Le modèle RC VDD
VDD
RP RP
A B
M3 M4
A B
F
F RN
CL
A M2 A

RN
M1 Cint
B
B

 A = B = 0 ⇒ delay = 0.69 · RP · CL
2
 A = B = 1 ⇒ delay = 0.69 · 2 · RN · CL
→ dimensionner le bloc N comme un NMOS d’un inverseur
201
Slaviša Jovanović • M1-EEA • Introduction à la microélectronique • 17 octobre 2022
 Circuits numériques CMOS de base
Cellules combinatoires de base

La porte NAND à k entrées

VDD
 La porte NAND à k entrées :
B k transistors NMOS en série V1 V2 Vk
B k transistors PMOS en || P1 P2 Pk
B les pattes d’entrée reliées
 Les transistors du même type ont les V1
N1
mêmes dimensions (W et L)
 Pour une porte symétrique :
V2 VS
B se baser sur un inverseur CMOS N2
symétrique
B les transistors entre la sortie et la
masse ou VDD doivent constituer
un transistor équivalent (mêmes W Vk
et L) que celui d’un inverseur Nk
CMOS
(W ) = k( W
L n
)
L nInvSym
(W ) = (W
L p
)
L pInvSym
(W )
L pInvSym
= µ n W
( )
µp L nInvSym
0 L P
R = R W , Lp = kL

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Cellules combinatoires de base

La porte NAND à k entrées

 La porte NAND à k entrées (suite) :
B transistors PMOS : W = Wp et VDD
L = Lp
B transistors NMOS W = Wn et
V1 V2 Vk
L = Ln P1 P2 Pk
 La mise en || des transistors PMOS si
leurs entrées sont connectées entre elles
V1
⇒ un transistor W = k · Wp , L = Lp et N1
β = kβp
 La mise en — des transistors NMOS si
V2 VS
leurs entrées sont connectées entre elles N2
⇒ un transistor W = Wn , L = k · Ln et
β = βkn
Le point de commutation statique est : Vk
Nk
q
βn
VDD − |VT P | + k2 ·βp
· VT N
VM = q
1 + k2β·β
n
p

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Cellules combinatoires de base

La porte NOR
Symbole, table de vérité et schéma

VDD
 La porte NOR

A
S
B VB
PB

VA VB PA PB NA NB VS
VA
0 0 on on off off VDD PA

0 VDD on off off on 0

VDD 0 off on on off 0 VS

NB NA
VDD VDD off off on on 0

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Cellules combinatoires de base

La porte NOR
Le modèle RC
VDD VDD

RP
B M4
B
F
M3 RP
A Cint

F A
M1 B M2 F
A RN RN CL
A B

 A = B = 0 ⇒ delay = 0.69 · 2 · RP · CL
 A = B = 1 ⇒ delay = 0.69 · RN · CL
2
→ dimensionner le bloc P comme un PMOS d’un inverseur
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Cellules combinatoires de base

La porte NOR à k entrées

 La porte NOR à k entrées :
B k transistors NMOS en // VDD
B k transistors PMOS en série
B les pattes d’entrée reliées
V1
 Les transistors du même type ont les mêmes P1
dimensions (W et L)
(W ) = k( W
L p
)
L pInvSym V2
( L )n = ( W
W
L
)nInvSym P2

 Remarques
B Les dimensions des transistors en série Vk
pourront être modifiées pour prendre en Pk
compte l’effet de substrat
B L’ordre dans lequel sont placées les entrées
V1 V2 Vk
sur les transistors en série peut jouer sur le N1 N2 Nk
temps de réponse VS
B les entrées plus dynamiques plus proches de
la sortie

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Cellules combinatoires de base

La porte NOR à k entrées

 La porte NOR à k entrées (suite) : VDD

B transistors PMOS : W = Wp et L = Lp
B transistors NMOS W = Wn et L = Ln
V1
 La mise en || des transistors NMOS si leurs P1
entrées sont connectées entre elles
⇒ un transistor W = k · Wn , L = Ln et β = kβn
V2
 La mise en — des transistors PMOS si leurs P2
entrées sont connectées entre elles
βp
⇒ un transistor W = Wp , L = k · Lp et β = k
Le point de commutation statique est : Vk
Pk
r
k 2 βn
VDD − |VT P | + βp
· VT N
V1 V2 Vk
VM = r N1 N2 Nk
2
1 + k β·βn VS
p

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Cellules combinatoires de base

Dimensionnement de portes
Example de portes NAND et NOR

VDD VDD VDD

A A B
2 2 2 B 4

F
F A 4
A 2
F
A 1 1 B 1
A
B 2

Inverseur NAND à 2 entrées NOR à 2 entrées

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Cellules combinatoires de base

Délai de propagation I
Estimation rapide

 Estimer le délai de propagation d’un circuit

B pas de manière prècise
B pour avoir une idée
 Utilisation du modèle RC
B C = capacité totale de sortie
B R = résistance effective
B tpd ∝ R · C

 Chaque transistor doit être caractérisé par sa propre

résistance effective R
→ R dépend du courant moyen lors des transitions
 Comment calculer la résitance effective R ?
 Utilisation de modèles Schokley est trop compliquée pour
des analyses simples
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Cellules combinatoires de base

Délai de propagation II
Estimation rapide

 Considérer un transistor comme une résistance :

B On remplace la courbe Ids (Vds , Vgs ) par la courbe de
résistance effective Ids = Vds /R
B La valeur de R est moyennée tout au long de la période de
transition de la courbe I(V)
 Cette solution n’est pas trop précise pour prédire le courant
du transistor à un moment donné
→ Une bonne solution pour prédire le délai de propagation
RC
 Capacité de sortie proportionnelle à la W
 Résistance effective est inversement proportionnelle à la W

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Cellules combinatoires de base

Délai de propagation
Effort delay, logical, electrical et parasitic delay
 Le délai de propagation peut être exprimé indépendamment
des procédés technologiques
d = dabs
τ où τ = 3RC pour un inverseur symmétrique
 Example : τ ≈ 3ps dans la technologie 65nm ou 60 ps
dans la technologie 0.6µm
d=f +p
 f : effort delay = g · h
 g : logical effort
→ représente la capacité d’une porte logique à délivrer du
courant
→ g = 1 pour un inverseur
 h : electrical effort = Cout /Cin
→ Ratio entre les capacités de charge et d’entrée → fanout
(sortance)
 p : parasitic delay
→ le délai intrinsèque d’une porte logique sans charge
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Délai de propagation
Effort delay, logical, electrical et parasitic delay

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Cellules combinatoires de base

Délai de propagation
Effort delay, logical, electrical et parasitic delay

 Logical effort représente le ratio entre la capacité d’entrée

d’une porte logique et la capacité d’entrée d’un inverseur
délivrant le même courant

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Cellules combinatoires de base

Délai de propagation
Effort delay, logical, electrical et parasitic delay

Logical effort

Parasitic delay

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Cellules combinatoires de base

Délai de propagation
Effort delay, logical, electrical et parasitic delay : Example

 Estimer le délai de propagation d’un inverseur pilotant 4

autres inverseurs
Technologie 65nm, τ = 3ps
d=g·h+p
g = 1 pour un inverseur
h = 4 la sortance est égale à 4
p = 1 le délai intrinsèque d’un inverseur = 1
→d=1×4+1=5
tpd = d · τ = 15ps
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