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ID
VT
off on
VGS
D
VDD 0
G C
VDS
0 Hypothèse:
t VGS S Capa.initialement
chargée à VDD
1
Représentation de la commutation en diagramme IDS-VDS :
les flèches indiquent l ’évolution temporelle du point de fonctionnement du
transistor MOS (IDS, VDS) durant la commutation
IDS
1/pente = résistance moyenne du TMOS
durant la commutation (transition) : Rn
C VDS
A
VDD=5V
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Effets capacitifs
• effet de la capacité de l’oxyde, Cox
Grille Drain
Cin=(3/2)Cox
Rn Cout=Cox
Source
Conséquence :
Constante de temps associée à la commutation du TMOS
(circuit équivalent RC, avec C=Cout) :
2V vin
τ = R n C ox = DD
C 'ox ZL
β(VGS − VT ) vout
2
tr tf
Vout tPLH tPHL
VOH
VOL
tLH tHL
3
CIRCUITS MOS LOGIQUES
Inverseur CMOS
(Complementary M O S : 1TMOS canal n et 1 TMOS canal p) :
• bloc de base pour la conception des circuits digitaux (numériques)
• réalise la ‘négation’ logique :
A→A
A 0 1 ‘0’ Æ 0V
A 1 0 ‘1’ Æ 5V
IN = 0, 1 OUT = 1, 0
VDD=5V VDD
M2 A A
A A OUT
IN
M1 ou simplement :
A A
4
COMMENT MARCHE UN INVERSEUR CMOS ?
VDD=5V Vout 1 2 3
VSG2
VOH A
T2
Vin Vout
T1 B
VOL
VGS1 VIL VIH Vin
pente = -1
Zone d’incertitude
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T2 on T2 on I Dn = I Dp
T2 off
(β n / 2)(VSP − VTn ) = (β p / 2)(VDD − VSP − VTp )
2 2
T1 off T1 on T1 on
Vout 1 2 3
pente = +1
VOH
(β n / β p ) VTn + VDD − VTp
C VSP =
1 + (β n / β p )
VSP
Voir : exercice
Estimer βn et βp pour que
VOL
Vin VSP=2.5V (VDD=5V).
VSP
Remarque : Si L1 = L2, pour que : VSP =2.5V Æ Z2 = 3 Z1
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(Z = largeur du TMOS)
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Représentation qualitative/intuitive du comportement
dynamique d’un inverseur CMOS :
Vin H
100pF
t PHL t PLH
L L
Vout H H
L
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f=1/T
C
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Autres configurations d’inverseurs :
‘NMOS’ ‘P-channel Load’
Out
Out Out
In In In
(a) (b)
Désavantages :
• la sortie ‘out’ n’atteint jamais le niveau logique absolu
• puissance dissipée plus importante par
SysCom 2004/2005, rapport au CMOS (en régime DC)
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Symbole :
4 3 out = AB
A
AB
B
A
2 Remarque* :
B • 2 P-MOSFET : en parallèle
Æ 1 P-MOSFET éqv. : Zeq = Z 3 + Z4 = 2Z
1 • 2 N-MOSFET : en série
Æ 1 N-MOSFET éqv. : Leq = L1 + L2 = 2L
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Si on court-circuite A et B, on obtient un inverseur
NAND CMOS, et, avec la remarque*, on déduit que les
dimensions desTMOS équivalents de cet inverseur
A sont :
AB PMOSFET équivalent : L, 2Z
B NMOSFET équivalent : 2L, Z
A AA = A
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A A
A+B
B B
Table logique NOR :
A+B
A B A+B A+B
0 0 0 1
0 1 1 0
1 0 1 0
1 1 1 0
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(3) Portes logiques complexes : implémentation en CMOS
Remarque : toute fonction de type AND-OR-INVERT (AOI)
peut être implémentée en CMOS
Les blocs de base à utiliser sont les suivants :
VDD
VDD
A+ B + C
A A.B.C A
B NAND B NOR
A B C A B C
C C A+ B + C
ABC