Transistor MOS

 La tension aux bornes d’une tranche dx de cette capacité est noté vd:

AU 2020/2021 33
Transistor MOS
 La charge électrique contenue dans cette tranche sera:

 Le courant qui circule du drain à la source correspond à un

déplacement de cette charge élémentaire pendant dt.

 La vitesse de déplacement des charges est déterminée par leur

mobilité.

AU 2020/2021 34
 Transistor MOS

 En intégrant le long du canal et en prenant directement vt on obtient.

 :la capacité sous un carrée unitaire de la grille en F/m2.

 :Facteur de forme du transistor

   0 . r  ox
 0  8.85 .10 14 F / cm permeabili té du vide
 r  ox  3.9 pour sio 2 permeabili é de l ' oxyde
AU 2020/2021 35
Transistor MOS
 La caractéristique i(vd) du transistor est:

Générateur de courant
dans la zone saturé

AU 2020/2021 36
Transistor MOS

AU 2020/2021 37
 Transistor MOS
 caractéristique iD(vGS) du transistor MOS (en saturation):

AU 2020/2021 38
Transistor MOS

AU 2020/2021 39
L’inverseur CMOS
Inverseur CMOS

 VDD et VSS sont la tensions d'alimentation de l'inverseur (par

exemple 5V-0V) qui fixent le niveau logique HAUT ("1" logique) et
le niveau logique BAS ("0" logique)
 Table de vérité :
• si vin = 0, alors vout = 1
• si vin = 1, alors vout = 0

AU 2020/2021 41
Inverseur CMOS

 L’entrée vin à 0 le transistor PMOS est fermé et le transistor NMOS

est ouvert et la sortie se trouve au niveau 1.
 L’entrée vin à 1 le transistor PMOS est ouvert et le transistor
NMOS est fermé et la sortie se trouve au niveau 0
 Pas de chemins fermé entre vDD et vss.

AU 2020/2021 42
Principe de fonctionnement
Inverseur CMOS
Du point de vue Electrique

Pour le transistor NMOS : 3 régimes de fonctionnement

AU 2020/2021 43
Principe de fonctionnement
Inverseur CMOS
Du point de vue Electrique

Pour le transistor PMOS : 3 régimes de fonctionnement

Vtp

AU 2020/2021 44
Principe de fonctionnement
Inverseur CMOS
Du point de vue Electrique
Pour l’inverseur CMOS: la caractéristique comprend 5 zones distinctes ( 5
régimes de fonctionnement au total)

Dans la zone autour du point de commutation, l’inverseur est en fait un

amplificateur inverseur

AU 2020/2021 45
Principe de fonctionnement
Inverseur CMOS
 Région A : fonctionnement en interrupteurs parfait

 Un seul des 2 transistors conduit (ici, le

PMOS)
Vin  0 & Vout = 1

 On définit VOH comme la plus grande valeur

obtenue sur la sortie VOut à savoir VOH = VDD

AU 2020/2021 46
Principe de fonctionnement
Inverseur CMOS
 Région E : fonctionnement en interrupteurs parfait

 Un seul des 2 transistors conduit (ici, le

PMOS)
Vin  1 & Vout = 0

 On définit VOL comme la plus grande valeur

obtenue sur la sortie VOut à savoir VOL = 0

AU 2020/2021 47
Principe de fonctionnement
Inverseur CMOS
 Région B : Les 2 transistors conduisent
(PMOS ohmique et NMOS saturé)

 VIL de pente négative de valeur – 1.

 VIL est définie comme la plus grande

valeur en entrée interprétée comme un 0
logique

AU 2020/2021 48
Principe de fonctionnement
Inverseur CMOS
 Région C : Les 2 transistors conduisent (PMOS saturé et NMOS saturé)

 Vth : tension de seuil du transistor

 Il s’agit d’un point de commutation pour la quelle on a :

Vout  Vin V th
& Vth  (VOH - VOL ) / 2
 Vth est obtenue en résolvant le
système d’équations :

IDN (sat) = IDP (sat)

AU 2020/2021 49
Principe de fonctionnement
Inverseur CMOS

 Région D : Les 2 transistors

conduisent (PMOS saturé et NMOS
ohmique)

 VIH de pente négative de valeur – 1.

 VIH est définie comme la plus petite

valeur en entrée interprétée comme
un 1 logique

AU 2020/2021 50
Caractéristique de transfert
Inverseur CMOS
 A partir de cette étude, le tracé de la caractéristique de transfert de
l’inverseur CMOS est immédiat:

VTN  - VTP VT

AU 2020/2021 51
Marges de bruit
Inverseur CMOS
 Définitions:
o VOH : niveau de sortie haut ( c’est le niveau de
tension correspondant à un niveau 1 logique en
sortie)
o VOL : niveau de sortie bas ( c’est le niveau de
tension correspondant à un niveau 0 logique en sortie)

o VIH : Valeur minimum du niveau d’entée

interprétée comme un niveau logique H (input
high)
o VIL : Valeur maximum du niveau d’entrée
interprétée comme un niveau logique L (input low)

 L’immunité au bruit est définie comme étant la capacité

d’une porte à éliminer le bruit sur les entrées ( bruit par
couplage capacitif, résistif, bruit thermique, …) c’est à dire
sans provoquer un changement d’état logique non désiré:
 C’est l’amplitude maximale du signal parasite à
superposer au signal d’entrée pour provoquer un
changement d’état en sortie

AU 2020/2021 52
Marges de bruit
Inverseur CMOS
 NMH : Marge de bruit pour le niveau
d’entrée logique haut:
NMH = VOH – VIH = VDD – VIH.

 NML : Marge de bruit pour le niveau

d’entrée logique bas:
NML : VIL – VOL = VIL - 0 = VIL .

 Inverseur idéal :

3VDD  2VT
NM H  NM L 
8

A .N : Pour VDD = 1.2V , VT = 0.5V

NMH = NML 0.5V

AU 2020/2021 53
Consommation
Inverseur CMOS
CL modélise la charge de l’inverseur

 Consommation statique:

─ Lorsque l’inverseur est au repos, que S soit égal à VDD

ou VSS, l’un des 2 transistors est bloqué.
Aucun courant ne passe dans l’inverseur (pas de chemin
conducteur entre VDD et VSS en régime statique) : Les
puissances moyennes consommées à l’état haut et à l’état
bas, P1 et P0 sont donc nulles: Pstat = 0

─ L’inverseur CMOS ne consomme pas en

statique: c’est une des propriétés majeures des
circuits CMOS.
─ L’inverseur ne consomme que pendant
ses commutations:
• Cela se traduit par un pic de courant autour
de VTH

AU 2020/2021 54
Consommation
Inverseur CMOS

 Consommation dynamique:

─ En dynamique, l’alimentation fournit de

l’énergie pour la charge de la capacité CL,
c’est-à-dire lors des transitions LH. L’énergie
fournie est égale à CL VDD 2.
─ Cette énergie est répartie comme suit:
 1 /2 CL VDD 2 est dissipée dans le
transistor PMOS
 1 /2 CL VDD 2 est emmagasinée dans
la capacité CL.
─ Lors de la transition HL, l’énergie
emmagasinée par CL est dissipée dans le
transistor NMOS.

AU 2020/2021 55
Consommation
Inverseur CMOS
 Consommation dynamique:

─ La puissance Totale consommée par un

inverseur CMOS commutant à la fréquence f
est donc égale à :
T
1
T 0
Ptot  Pdyn  V I C dt

Ptot  CL VDD
2
f Fréquence de
commutation du
Capacité de charge signal d’entrée
Alimentation

AU 2020/2021 56
Caractéristiques temporelles
Inverseur CMOS
 La rapidité de fonctionnement d’une porte
logique dépend :
o Du temps de transition des signaux entre les
2 états logiques
o Du retard dû à la propagation de
l’information à travers l’opérateur

Délai de propagation: TPLH : temps de propagation du

 Le délai de propagation d’un signal entre une
entrée et une sortie correspond quant à lui au
temps qui va s’écouler entre le moment ou le
signal en entrée atteint 50% de la tension
d’alimentation et le moment où le signal en
sortie atteint lui aussi 50 % de la tension
d’alimentation
signal lorsque S passe de 0 (Low) à 1
(High)
T PHL : temps de propagation du
signal lorsque S passe de 1 à 0.
tp  (tPLH  tPHL ) / 2

Temps de propagation moyen

AU 2020/2021 57
Caractéristiques temporelles
Inverseur CMOS
Temps de transition:
 On définit le temps de montée tr
(respectivement temps de descente tf)
d’un signal comme étant le temps que
met ce signal pour passer de 10% à
90%
(respectivement de 90% à 10%) de la
tension d’alimentation.

Sur la sortie S

Tf : temps de descente Tr : temps de

montée.

AU 2020/2021 58
La logique CMOS
 Structure générale des circuits CMOS

Un circuit CMOS est composé de 2 circuits

complémentaires :
─1 réseau YP avec des PMOS (PUN: Pull-up network)
─1 réseau YN avec des NMOS (PDN: pull-down network)

 Le réseau P relie la sortie à l’alimentation chaque fois

que la fonction vaut 1, tandis que le réseau N relie la
sortie de la fonction à la masse chaque fois que la
fonction vaut 0.

 YP = NOT (YN) = Y
 YP + YN = 1: toujours 1 des 2 est conducteur
YP YN = 0: pas de conduction simultanée

AU 2020/2021 60
 Structure générale des circuits CMOS
Entrée = 1
─ Réseau P = non conducteur
─ Réseau N = conducteur sortie = Gnd
Entrée = 0
─ Réseau P = conducteur
─ Réseau N = non conducteur sortie = Vdd
 Pour que la sortie soit égale à 1, il faut relier la sortie à l’alimentation à travers un transistor conducteur.
─Ce transistor est nécessairement de type P pour un niveau 1 non dégradé.
─Par conséquent la grille de ce transistor doit être excitée par un 0 logique
De la même façon pour que la sortie soit égale à 0, il faut relier la sortie à la masse à travers un transistor
N conducteur.
─Par conséquent, la grille de ce transistor doit être excitée par un 1 logique
Vdd
Réseau P
sortie
entrée
Réseau N

Gnd
AU 2020/2021 61
Circuits YN de Pull-Down

AU 2020/2021 62
Circuits YP de Pull-Up

AU 2020/2021 63
 La porte NAND
 La fonction logique : F = A.B

 Pour que la fonction F soit égale à 0 il faut relier la sortie à la masse.

─ Pour cela, il faut que les 2 transistors N soient tous les deux conducteurs
car ils sont en série. Par conséquent, leurs grilles doivent être toutes deux
égales à 1, donc :

F = 0 si A =1et B = 1 soit F  A.B

De la même manière, pour que F soit égale à 1 il faut relier la sortie à
l’alimentation.
─ Pour cela, il faut qu’au moins un transistor P soit conducteur car ils
sont en parallèle. Par conséquent, il faut qu’au moins une des deux
grilles soit égale à 0, donc :

F = 1 si A =0 ou B = 0 soit F A + B

 Conclusion : On obtient dans les deux cas de figure la fonction NAND

AU 2020/2021 64
Schéma
La porte NAND

AU 2020/2021 65
Schéma
La pote NAND

AU 2020/2021 66
La porte NAND à deux entrées

AU 2020/2021 67
La porte NOR
 La fonction logique: F =A+ B
 On remarque que les réseaux N & P sont duaux.

 On remarque aussi une autre propriété importante des circuits CMOS dits
complémentaires.

─Lorsque les niveaux logiques en sortie sont établis, le courant entre l’alimentation et la
masse est toujours nul quel que soit le niveau logique. Il n’y passage de courant que
durant le régime transitoire.

─On parle dans le premier cas de la consommation d’énergie statique, et dans le

second de consommation dynamique.

 Les circuits CMOS sont connus pour leur faible consommation d’énergie car ils ont
une consommation statique quasi nulle. C’est d’ailleurs pour cette raison qu’ils sont
utilisés dans la majorité des circuits à grande échelle d’intégration.

AU 2020/2021 68
Schéma
La porte NOR

AU 2020/2021 69
Schéma
La porte NOR

AU 2020/2021 70