Les circuits séquentiels L’élément de base : la bascule

• Circuit élémentaire permettant de mémoriser 1 bit

•Introduction
D Q
•Circuit combinatoire!:
-Des valeurs aux entrées donnent toujours les mêmes valeurs de
sortie (correspondant aux valeurs des fonctions booléennes ACTIVATION
réalisées) • Fonctionnement:
-De façon quasi instantanée (temps de stabilisation des portes) Activation!" D" Q
Oui! ! 0 0
•Circuit séquentiel!:
Oui !! 1! 1
-Les valeurs de sorties dépendent de la séquence des valeurs Non! ! *! Q à l’instant précédent
d’entrée depuis le début du monde (reset)
*: valeur indifférente
-Ils possèdent donc une fonction de mémorisation
•Il existe différentes fonctions d’activation.

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Bascule sensible au niveau Bascule sensible au front

• L’état (la sortie) de la bascule ne peut changer (valeur de l’entrée)
que pendant un “niveau” (haut ou bas) de l’entrée ACTIVATION
• Appelée VERROU ( ou LATCH)
• Chronogramme": (sensible au niveau haut)
Temps
• L’état (la sortie) de la bascule ne peut changer qu’au moment du
front (haut ou bas) de l’entrée ACTIVATION
• Appelée bascule à front (D)
• Chronogramme": (sensible au front montant)
Front montant

ACT

D
ACT
Q ?
D

Q ?

• Problème si D change quand ACT passe de 0 à 1 , Q est • Problème si D change quand ACT passe de 0 à 1 , Q est
indéterminé indéterminé
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 De plus près Mémorisation
• Chronogramme: changement non instantané •Deux Inverseurs (appelé “bistable”)
-Electronique: tension électrique stable
Délai de stabilisation

ACT
NOT

Q
0 Volt 5 Volts

NOT
Changement de D interdit

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Réalisation du verrou La bascule D sensible au front montant

•A base de Nand à 2 et 3 entrées

ACT
Q Q
D 1
NOT NOT
Q
0

Q
ACT

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 Fonctionnalités supplémentaires Première utilisation
SET RESET
Enable • Réalisation d’un clignotant à commande
D Q NOT

Q
Q SORTIE
•Initialisation": ACTIVATION Verrou vers ampoule

- SET /RESET": mise à 1 ou à 0

- Synchrone par rapport à l’activation: Il faut en plus un front montant de ACT ACTIVATION
SET
- Asynchrone: indépendant de ACT

•Enable": • Oscillation pendant le niveau de ACT

- 1": Fonctionnement comme vu précédemment
- 0": inhibe le fonctionnement de la bascule": pas de changement au front montant
ACT

•Souvent conventions inverses, dans les documentations le nom de D

l’entrée apparaît complémentée Valeur Aléatoire

-Exemple: SET : remise à 1 si l’entrée SET est égale à 0 Q

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Clignotant Limitation du fonctionnement

•Supposons que l’on augmente la fréquence de ACT, (on rapproche
avec une bascule D sensible au front les fronts montants)
•Le changement de D aura lieu au moment du front montant suivant
Délai de stabilisation de la bascule de ACT.
•L’état suivant devient aléatoire
ACT
•C’est cela qui limite la fréquence des horloges des ordinateurs

ACT

Q
D
Changement de D pendant
Délai de stabilisation de l'inverseur le front montant de ACT
SET Q
Asynchrone

SET
• Le changement de D a lieu “suffisamment loin” du front de Asynchrone

ACT
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 Un exemple : un compteur Réalisation du compteur
• Quatre bascules pour mémoriser le km courant
• Un compteur kilométrique sur 4 bits • Un circuit combinatoire pour calculer le kilomètre suivant : incrémenteur S=E+1 sur
4 bits
• A chaque kilomètre parcouru, un signal km est donné (front Reset
Reset
montant)
DD QQ
Bascule
Bascule

km Sortie sur 4 bits kmkm

Reset
Reset
Compteur
4 Bascule
Bascule
Sorties
kmkm
E+1 Kilomètre courant
Reset +1 Reset
Reset

Bascule
Bascule
4
kmkm

Reset
Reset
Un kilomètre
Bascule
Bascule

km kmkm

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Chronogramme compteur Les registres

•Registre n bits: n bascules possédant les mêmes entrées ACT, Set,
T: temps stabilisation portes incémenteur et bascule Reset ...
RESET SET Enable

km D Q
Bascule
RESET SET Enable
Sortie CK
0 1 2 RESET SET Enable

Entrée 1 2 3 R
bascule E
CK G
RESET SET Enable I
Reset n S n
Asynchrone T
R
E
CK
RESET SET Enable
Temps de stabilisation: limite la fréquence de H
CK

CK
© P. Sicard-Cours Réseaux 1 Architecture et principes 0115
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 Connexions de plusieurs registres Connexions de plusieurs registres
•A l’aide de portes “trois états” e
•A l’aide de multiplexeurs
sélection

Registres n bits
Registres n bits
n s
n Une porte "trois états"

S1 S2 S3 S4
s1 s2 BUS
n

00
01 BUS
10 n
11
•Moins coûteux que le multiplexeur en surface (un seul transistor par
porte trois états)
•Mais plus de fils de sélection

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Mémoires Mémoires
•Organisation fonctionnelle: accessible par le processeur à travers •Deux fils pour la lecture/écriture de la mémoire
les deux bus données et adresses •read/write ! Accès
•Bus données de largeur m, Bus adresses de largeur n 0! 1! Ecriture
1! ! ! 1! Lecture
adresses 1 ou 0! ! ! 0! Rien
0 00010111
1 10001010
Bus adresses
2
3
111011111 Acces (Chip select) Read/write
n
n-1
2
Bus adresses Mémoire Bus données
Bus données 2 n mots de m
m n
m bits

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 Mémoires mortes
Mémoires ROM : Read Only Memory
•Pour s’adapter aux différents besoins des processeurs et des •Ceux sont des Circuits combinatoires
utilisateurs
•Certaines ROM sont :
-Un Circuit"(une puce) MC contient: 2n mots de 1 bits
-Non configurable par l’utilisateur (conception à grande échelle)
-Assemblage de 8 circuits MC sur une carte imprimée: une barrette
-configurables (électriquement) : PROM

•Pour augmenter la mémoire"dans l’ordinateur: plusieurs barrettes, -configurables et

on verra plus tard comment les connecter
•effaçables par ultra-violet : EPROM

•Mémoires Vives / Mortes •effaçables électriquement: EEPROM

-Vive : volatile , RAM •Les mémoires flash sont des EEPROM rapides (effacement par
-Morte : non volatile, ROM secteur et non par mot)

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Réalisations de ROM Réalisations de ROM

•Schéma fonctionnel Acces •A l’aide de transistors et fusibles (claqués si l’on veut 1 en sortie)
a1 a0 0 0001
1 1000
2 2 1110
3 1010 Mot i
4

d3d2d1d0 Mot i
Gnd
Données

•Réalisation à l’aide de portes

Acces
Acces Fusible
d0 Données k
0 Données k
a1 O
1 d1
R
a0 2 d2
O
3 d3
R

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 Mémoires vives
RWM (Read Write Memory) Réalisation de RAM statique
•Réalisation à base de bistable
•Appelée RAM (Random Acces Memory)
- temps d’accès identique pour tous les mots par opposition
aux supports mémoires magnétiques"pour lesquels les temps Acces Mot i
d’accès sont différents 0
.
.
a0 1 .
•Mémoires statique/dynamique . i
. Mot i
-statique (SRAM): an-1 . n-1
2
•à base de bistables (6 transistors)
•utilisé pour les mémoires caches
not Dk Dk
-dynamique (DRAM) Acces Logique de not Dk Dk
r/w sélection
•Moins coûteuse à la réalisation (moins de transistors) Donnée k
•Moins rapide que les SRAM

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Mémoires vives
Réalisation de RAM dynamique Dynamiques
•Réalisation à base de condensateur et transistor •Barettes de Mémoires - Différentes normes de connexions
-SIMM (Single Inline Memory Module), 30 puis 72 connecteurs, bus 32 bits
Acces

0
. •Jusqu’au Pentium 1 (~1995)
. Mot i
a0 1 .
. i
. Mot i
an-1 . n-1
2
-DIMM (Dual), 183 connecteurs bus 64 bits
dj
Acces
r/w
Rafraichissement
Condensateur dj
Données

•Besoin de rafraîchissement"régulier (condensateur se décharge), toutes -SO-DIMM pour ordinateur portable

les 2 à 4 ms;
-Lecture puis re-écriture par circuit spécialisé de rafraîchissement
interne à la mémoire
-Le rafraîchissement consomme ~5% du temps d’accès à la mémoire
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 Types de RAM dynamique
Types de RAM dynamique
•DRAM!FPM (Fast Page Mode):
-1992
-Temps d’accès 60 ns";
-Mémoire asynchrone: Horloge propre"(besoin de synchronisation avec le •SDRAM!: Synchrone DRAM,
processeur) -Apparue en 1997
-Temps d’accès plus petit (synchrone avec le processeur)
-Mode rafale, le temps d’accès"n’est pas le même pour le 1er mot et les 3 suivant.
-Cadence ~150 Mhz-> Temps accès ± 10 ns"

•DRAM EDO!(Extended Data Out)!: •DDR-SDRAM!(Double Data Rate):

-1995 -Apparu fin 99- DDR2 depuis 2005
-Sortie des données améliorée, principe chevauchement des accès (idée du pipeline) - Double le taux de transfert de la SDRAM
-Temps d’accés 50ns -Cadence entre 200 et 800 Mhz , entre 1,6 et 6,4 Gbit/s
-Mémoire asynchrone
•DR-SDRAM!: (ou RDRAM)!: Direct Rambus
-Ces types de mémoires sont asynchrones par rapport au processeur, elles ont des -Apparu fin 99
horloges qui leur sont propres. Besoin de synchronisation avec le processeur qui -Cadence Jusqu’à 1000 Mhz;" Accès ± 2 ns
doit donc “attendre” pendant les phases de synchronisation -Technologie propriétaire (RAMBUS et INTEL)

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