Chapitre 3 Les Circuits Combinatoires

Chapitre 3

Les Circuits Combinatoires

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 Chapitre 3 Les Circuits Combinatoires

1 . In t rod u cti on

Le but de ce chapit r e est de pr ésent er les pr inc ipaux cir cuit s co mbinat o ir es à
savo ir les cir cuit s ar it hmét iques, les t r ansco deur s et les aigu illeur s. On va do nner
po ur chacun d’eux, une descr ipt io n gén ér ale, la list e des cir cuit s in t égr és
exist ant s, les mo dalit és de mise en cascade, les applicat io ns et leur ut ilisat io n
évent uelle po ur la r éalisat io n d ’une fo nct io n co mbinat o ir e quelco nque.

2 . Les ci rcui t s combi nat oi res

2.1. Défi ni ti on

Un cir cuit co mbinat o ir e est un cir cuit numér ique do nt les sort ies dépendent
uniquement des ent r ées.

Fi g. 1 : Schéma b loc d’ un ci rcu it comb inatoi re

2.1. Tech nologi e des ci rcuit s in tègres TTL et CMOS

Les cir cuit s int ègr es TT L et CMOS so nt deux familles t echno lo giques
ut ilisées pour les cir cuit s lo giques en élect ro nique. Le cir cuit lo gique est un
cir cuit int égré co nt enant des port es logiques t elles que des OR, AND, NAND
et c...

2.1. 1. La fami lle TTL

TT L est l'abr éviat io n de ' 'Tran si st or- Tran si stor Logi c ''. E lle a ét é invent ée en
1960. Cet t e famil le est r éalisée avec des t rans ist or s bipo la ir es logiques. ( De nos
jo ur s, la t echno lo gie TT L t end à êt re remp lacée par la t echno lo gie CMOS). La
fa mil le TT L est car act ér isée pr inc ipa le ment par so n alime nt at io n do it êt re pr écise
à 5V +/ - 5 % sino n o n r isque de dét r uir e le cir cuit . Le no m des cir cuit s de
cet t e fa mille co mmencent par 74 suivi d'une ou plus ieur s let t r es
r epr ésent ant la sér ie et suivi d'un co de à 2 ou 3 chiffr es r eprésent ant le mo dèle du
cir cuit .

Exemp le : le cir cuit SN74LS 08N.

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Fi g. 2 : Ci rcu it i nt ègres de type TTL

2 .1. 2. La fami lle CMOS

CMOS est l'abr éviat io n de ''Co mp le me nt ar y Met al Oxide S emi- co nduct or ''. Le
pr emier dispo sit if MOS est appar u en 1960. So n dévelo ppement a ét é r endu
po ssible par les progr ès r éalisés par la t echno lo gie T T L. Cet t e fa mille est r éalisée
avec des t ran si st ors à effet d e ch amp s .

La fa mille CMOS est car act ér isé e pr inc ipa le me nt par so n aliment at io n qui peut
aller de 3V à 18V, avec, une vit esse de co mmut at io n plus fa ible que po ur la
t echno logie TT L.

Exemp le :

Fi g. 3 : le ci rcuit CD40 81B E ( port e ET).

2.2. Ci rcu it s arit h méti qu es

2.2. 1 Add it ionn eu r

Les addit io nneur s so nt ut ilisés pour effect uer un gr and no mbr e d'o pérat io ns
nu mér iques. Malgr é l'appar ent e simp lic it é d'une opér at io n d'addit io n, il exist e
plus ieur s appro ches pour co ncevo ir des addit io nneur s. Un addit io nneur est un
cir cuit lo gique per met t e de r éaliser une addit io n. Ce cir cuit est t rès pr ésent dans
les ordinat eur s pour le calcu l ar it hmét ique ma is égale ment pour le calcu l
d'adr esses, d'ind ice de t ableau dans le processeur.

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Demi- ad dit ionn eu r

Un demi- addit io nneur sans r et enue pr écédent e ( Half ad der ) est un cir cuit qui
génèr e la so mme S et la r et enue, R, r ésult ant de l'addit io n de deux no mbr es de 1
bit , A et B.

La t able de vér it é, le cir cuit et le symbo le d'un demi- addit io nneur so nt do nnés
r espect ive ment aux figur es 4. 2 ( a) et 4. 2 ( b).

Tab. 1 : Tab le de vérit é p ou r un demi - ad dit i onn eu r

A B S R
0 0 0+0=0 0
0 1 0+1=1 0
1 0 1+0=1 0
1 1 1+1=0 1
Les équat io ns lo giques des deux sort ies so nt do nnées par :

𝑆 = 𝐴̅𝐵 + 𝐴𝐵̅ = 𝐴 ⊕ 𝐵

𝑅 = 𝐴𝐵

Fi g. 4 : D emi- add it io nne ur: a) lo g ig ramme ; b)S ché ma blo c

2.2. 2. Ad dit ionn eu r comp let ( Fu ll ad d er )

Un addit io nneur co mplet ( FA) est un cir cuit qui gé nère la so mme, S, et le
r eport R 0 r ésult ant de l'add it io n de deux no mbr es de 1 bit , A et B, et d'un report
de 1 bit R i - 1 .

La t able de vér it é est co nçue co mme l’ indique T ab.2.

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T ab.2 : Tab le d e vérit é d' un add it ionn eu r comp let

A B 𝑅𝑖−1 S1 S2 S3
0 0 0 0 1 0
0 0 1 1 0 0
0 1 0 0 1 0
0 1 1 1 0 1
1 0 0 1 0 0
1 0 1 0 1 1
1 1 0 0 0 1
1 1 1 1 0 1

Les équat io ns lo giques des deux sort ies so nt do nnées par :

𝑆 = 𝐴̅𝐵̅𝑅𝑖−1 + 𝐴̅𝐵̅̅̅̅̅̅
𝑅𝑖−1 + 𝐴𝐵̅̅̅̅̅̅̅
𝑅𝑖−1 + 𝐴𝐵𝑅𝑖−1 = 𝐴 ⊕ 𝐵 ⊕ 𝑅𝑖−1

𝑅𝑖 = 𝐴̅𝐵𝑅𝑖−1 + 𝐴𝐵̅𝑅𝑖−1 + 𝐴𝐵𝑅

̅̅̅̅̅̅
𝑖−1 + 𝐴𝐵𝑅𝑖−1 = ( 𝐴 ⊕ 𝐵 )𝑅𝑖−1 + 𝐴𝐵

Un addit io nneur co mplet peut êt r e imp lé me nt é en ut ilisant deux demi- addit o nneur
et une port e OU, co mme le mo nt r e la Fig ur e suiva nt e.

Fi g. 5 : Ad dit ionn eu r comp let: a) logi gramme ; b) S ch éma b loc

2.2. 3. S ou st ract eu r

Demi so ust ract eur : La t able de vér it é pour un demi- so ust ract eur est la suivant e :

T ab.3 : T able de vér it é d'un Demi so ust ract eur

A B D R
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0

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Les équat io ns lo giques des deux sort ies so nt do nnées par :

𝐷 = 𝐴̅𝐵 + 𝐴𝐵̅ = 𝐴 ⊕ 𝐵

𝑅 = 𝐴̅𝐵 = ( 𝐴 ⊕ 𝐵)𝑅𝑖−1 + 𝐴𝐵

Fi g. 6 : Demi _sou st racteu r: a) logigramme; b) S chéma b loc

S ou st ract eu r comp let

La t able de vér it é pour un demi- so ust ract eur est la suivant e :

Tab. 4 : Tab le d e vérit é d ’un Sou st ract eu r comp let

A B Ri-1 D Ri
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1

Les équat io ns lo giques des deux sort ies so nt do nnées par :

𝐷 = 𝐴̅𝐵̅ 𝑅𝑖−1 + 𝐴̅𝐵̅̅̅̅̅̅

𝑅𝑖−1 + 𝐴𝐵𝑅𝑖−1 = 𝐴 ⊕ 𝐵 ⊕ 𝑅𝑖−1

𝑅 = 𝐴̅𝐵̅𝑅𝑖−1 + 𝐴̅𝐵̅̅̅̅̅̅
𝑅𝑖−1 + 𝐴̅𝐵𝑅𝑖−1 + 𝐴𝐵𝑅𝑖−1 = ( 𝐴 ⊕ 𝐵)𝑅𝑖−1 + 𝐴̅𝐵

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Fi g. 7 : Sou st ract eu r comp let: a) logi gramme; b) Sch éma b loc

2.2. 4. Comp arat eu r

Le co mpar at eur est un cir cuit ar it hmét ique per met t re de co mpar er deux no mbr es
bina ir es A et B, avec A et B do ivent avo ir la mê me lo ngueur ( no mbr e de bit s). ce
der nier , o n cher che à savo ir S i A>B, A<B et A=B. On co mpr end do nc que
le cir cuit répo nd à une quest io n à t ro is cho is. La t able de vér it é d'un
co mpar at eur de deux bit s peut êt r e expr imée de la manièr e suivant e :

Tab. 5 : Tab le de vérit é d ’un comparateu r

A B I S E

0 0 0 0 1

0 1 1 0 0

1 0 0 1 0

1 1 0 0 1

Les équat io ns lo giques des sort ies I ,S et E :

𝐼 = 𝐴̅𝐵

𝑆 = 𝐴𝐵̅

𝐸 = 𝐴̅𝐵̅ + 𝐴𝐵

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Fi g. 8 : Comp arat eu r: a) logigramme; b) Sch éma b loc

2.3. Ci rcu it s comb in at oi res t ran scod eurs

2.3. 1. Codeu r

Un codeur(ou enco deur ) r eço it un nivea u valide à l’une des ent r ées, r eprésent ant
par exemple un chiffr e, une let t r e, et c. I l le co nvert it en une sort ie codée ( par
exe mp le en bina ir e ou en BCD). La t able de vér it é d'un co mpar at eur de deux bit s
peut êt r e expr imée de la manièr e suivant e :

Tab. 6 : T able de vér it é d’un Codeur décima l - BCD

N E9 E8 E7 E6 E5 E4 E3 E2 E1 E0 S3 S2 S1 S0

0 0 0 0 0 0 0 0 0 0 1 0 0 0 0

1 0 0 0 0 0 0 0 0 1 0 0 0 0 1

2 0 0 0 0 0 0 0 1 0 0 0 0 1 0

3 0 0 0 0 0 0 1 0 0 0 0 0 1 1

4 0 0 0 0 0 1 0 0 0 0 0 1 0 0

5 0 0 0 0 1 0 0 0 0 0 0 1 0 1

6 0 0 0 1 0 0 0 0 0 0 0 1 1 0

7 0 0 1 0 0 0 0 0 0 0 0 1 1 1

8 0 1 0 0 0 0 0 0 0 0 1 0 0 0

9 1 0 0 0 0 0 0 0 0 0 1 0 0 1

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Les équat io ns lo giques des sort ies :

𝑆0 = 𝐸1 + 𝐸3 + 𝐸5 + 𝐸7 + 𝐸9

𝑆1 = 𝐸2 + 𝐸3 + 𝐸6 + 𝐸7

𝑆2 = 𝐸4 + 𝐸5 + 𝐸6 + 𝐸7

𝑆3 = 𝐸8 + 𝐸9

Fi g. 9 : Codeu r décim al- BCD : a) logigramme; b) Sch éma b loc

2.3. 2. Le d écod eu r

Le décodeur est un cir cuit de t ransfo rmat io n des codes fa it la t r anspo sit ion
des do nnées d'un code à un aut re. I l jo ue le rô le d'int er pr èt e ent r e la machine
et l'ho mme . I l a po ur fo nct io n d'act iver une des 2 n sort ies. La sélect io n est fait e à
l'a ide de n lignes d'adresse et les sort ies so nt mut uelle men t exclus ives. La
not at io n usuelle du décodeur est : décodeur 1 par mi 2 n . Le décodeur se co mport e
exact ement co mme un DE MUX avec so n ent r ée t oujo ur s à 1.

Exemp le : D écodeur 2 ver s 4

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Tab. 7 : T able de vér it é d’un Décodeur

E1 E0 S3 S2 S1 S0

0 0 0 0 0 1

0 1 0 0 1 0

1 0 0 1 0 0

1 1 1 0 0 0

Les équat io ns lo giques des sort ies :

𝑆0 = ̅̅̅
𝐸1 ∗ ̅̅̅
𝐸0

𝑆1 = ̅̅̅
𝐸1 ∗ 𝐸0

𝑆2 = 𝐸1 ∗ ̅̅̅
𝐸0

𝑆3 = 𝐸1 ∗ 𝐸0

Fi g. 10 : Décodeu r décim al- BCD: a) logigramme; b) Schéma b loc

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2.2. 3. Tran scodeu r

Ce so nt des cir cuit s qui t ransfo r ment une do nnée en code machine en un aut re
co de machine.

E xemp le : t r anscodeur du code 1 ver s code 2

Tab. 8 : T able de vér it é d’un t ransco deur

Code1 Code2

E1 E0 S1 S0

0 0 0 0

0 1 0 1

1 0 0 1

1 1 1 0

Les équat io ns lo giques des sort ies :

𝑆0 = ̅̅̅
𝐸1 ∗ 𝐸0 + 𝐸1 ∗ ̅̅̅
𝐸0 = 𝐸1 ⊕ 𝐸0

𝑆1 = 𝐸1 ∗ ̅̅̅
𝐸0 + 𝐸1 ∗ 𝐸0 = 𝐸1

Fi g. 11 : Tr ansco deur : a) lo gigr amme; b) S chéma blo c

2.4. Ci rcu it s comb in at oi res aigui lleu rs

2.4. 1. Mu lti p li xeu r

Le mult ip le xeur ( MUX) est un syst ème co mbinat o ir e ayant pour fo nct io n de
sélect io nner une par mi 2 n ent r ées et de la t r ansmet t re à la sort ie. La sélect io n est
fa it e à l'a ide de n lignes d'adr esse. Le sché ma de pr inc ipe est illust r é à la figur e
suivant e :

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Fi g .12 : Sch éma d ’u n Mu ltip li xeu r

Exemp le : MUX 4 à 1

C’est un mult ip le xeur qui nécessit e 2ent rées de co mma nde ( C 0 et C 1 ) c'est - à- dir e 4
( 2 2 ) ent rées ( E 0 E 1 E 2 E 3 ) et une seule so rt ie (S ).So n fo nct io nneme nt est do nné par
la t able de vér it é simp lifiée sui vant e :

Tab. 9 : la t able de vér it é d’un MUX 4 à 1

C1 C0 S

0 0 E0

0 1 E1

1 0 E2

1 1 E3

L’équat io n lo gique de sort ie S est :

𝑆 = ̅̅̅
𝐶0 ̅̅̅
𝐶1 𝐸0 + ̅̅̅
𝐶0 𝐶1 𝐸1 + 𝐶0 ̅̅̅
𝐶1 𝐸2 + 𝐶0 𝐶1 𝐸3

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Fi g. 13 : Logigr amme d’un MUX 4 à 1

2.4. 2. Dému lti p li xeu r

Le démult ip le xeur ( DE MUX) est un syst ème co mbinat o ir e ayant pour fo nct io n de
t rans met t re une ent r ée ver s une des 2 n sort ies. La sélect io n est fa it e à l'a ide
de n lignes d'adr esse et les sort ies so nt mut uelle me nt exclus ives. Ce cir cuit
po ssède une seule ent r ée et n sort ies selon le sché ma de pr inc ipe suiva nt :

Fi g. 14 : S chéma d’un Dému lt ip lixeur

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Exemp le :Dému lt ip lexeur 1 à 4

C’est un Dému lt ip lexeur à1ent r ées (E), qui nécess it e 2ent rées de co mmande ( C 0 et
C 1 ) et 4(2 2 ) sort ie. S a t able de vér it é simplif iée est la suivant e :

Tab. 10 :T able de vér it é d’un Démult ip le xeur 1 à 4

Les équat io ns lo gique s des sort ie s so nt :

𝑆0 = ̅̅̅
𝐶0 ̅̅̅
𝐶1 𝐸

𝑆1 = ̅̅̅
𝐶0 𝐶1 𝐸

𝑆2 = 𝐶0 ̅̅̅
𝐶1 𝐸

𝑆3 = 𝐶0 𝐶1 𝐸

Fi g. 15 : Logigr amme d’un DE MUX 4 à 1

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