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1 PHY 559 / C1 Alain Greiner

Cours 1 : Du silicium aux portes logiques CMOS


Programme dapprofondissement
Electrical Engineering
responsable :
Phy 559
Conception de circuits intgrs
numriques et analogiques
2 PHY 559 / C1 Alain Greiner
Plan
! Rappels sur lalgbre de Boole
! Le transistor MOS
! Des expressions Boolennes au silicium
! Principe des portes logiques CMOS
! Caractrisation de linverseur CMOS
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Algbre de Boole (1)
! Variables Booleennes
X ! {0 , 1} = B
! Fonctions Booleennes
(X1,X2,X3,,Xn) " Y = f (X1,X2,X3,,Xn)
! B
n
! B
! Table de vrit
- La table de vrit dune fonction Booleenne
n variables contient 2
n
entres
- On peut dfinir 2 fonctions Booleennes
n variables.
X1 X2 X3 F(X1,X2,X3)
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
2
n
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Algbre de Boole (2)
! Fonctions Booleennes de une seule variable
! Fonctions Booleennes de 2 variables
X1 X2 or (X1,X2)
X1 or X2
and(X1,X2)
X1 and X2
xor(X1,X2)
X1 xor X2
Imply(X1,X2)
X1 => X2
nor(X1,X2) nand(X1,X2)
0 0 0 0 0 1 1 1
0 1 1 0 1 1 0 1
1 0 1 0 1 0 0 1
1 1 1 1 0 1 0 0
X F(X) = 0 F(X) = 1 F(X) = X F(X) = not X
0 0 1 0 1
1 0 1 1 0
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Algbre de Boole (3)
Les oprateurs boolens de base sont des fonctions
boolennes une ou deux variables.
S = not X S = X
S = X or Y S = X + Y
S = X and Y S = X . Y
S = not (X or Y) S = X + Y
S = not (X and Y) S = X . Y
S = X xor Y S = X + Y
X
Y
X
Y
X
Y
X
Y
X
Y
S
S
S
S
S
S X
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Algbre de Boole (4)
! Identits remarquables
# X . 0 = 0 / X + 0 = X
# X . 1 = X / X + 1 = 1
# X . X = 0 / X + X = 1
! Commutativit des oprateurs or et and
# X . Y = Y . X
# X + Y = Y + X
! Associativit des oprateurs or et and
# (X . Y) . Z = X . (Y . Z) = X . Y . Z = and(X,Y,Z)
# (X + Y) + Z = X + (Y + Z) = X + Y + Z = or(X,Y,Z)
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Algbre de Boole (5)
! Distributivit
# (X + Y) . Z = (X . Y) + (Y . Z)
# (X .Y) + Z = (X + Z) . (Y + Z)
! Consensus
# (X . Z) + (Y . Z) + X . Y = (X . Z) + (Y . Z)
! Lois de De Morgan
# (X + Y) = X . Y
# (X . Y) = X + Y
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Expressions Booleennes
! Une Expression Booleenne est une reprsentation compacte
dune fonction Booleenne, construite partir dun nombre
quelconque de variables Booleennes, doprateurs Booleens,
et de parenthses imbriques :
E1 = or(and(A,C),and(B,not(C)))
E1 = (A.C) + (B.C)
! Il existe plusieurs expressions Booleennes quivalente
associes une mme fonction Boolenne :
E2 = (A.B.C) + (A.B.C) + (A.B.C) + (A.B.C)
E3 = (A+B+C).(A+B+C).(A+B+C).(A+B+C)
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Simplification des expressions Booleennes
! Le cot de ralisation matrielle dune expression Boolenne (mesur en
nombre de transistors) est proportionnel sa complexit (mesure en
nombre de littraux).
! Les Tableaux de Karnaugh sont une reprsentation bidimensionnelle des
tables de vrits, qui permet de minimiser le nombre de littraux :
C A B E1 = E2 = E3
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
0 0 1 1
0 1 1 0
A 0 1 1 0
B 0 0 1 1
C
0
1
E1 = A.C + B.C
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Plan
! Rappels sur lalgbre de Boole
! Le transistor MOS
! Des expressions Boolennes au silicium
! Principe des portes logiques CMOS
! Caractrisation de linverseur CMOS
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Semi-Conducteurs
Conductivit / Rsistivit des matriaux
Pur Dop SILICON
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Silicium
! Silicium intrinsque
# Densit d atomes N
A
= 5 10
22
cm
-3
# Densit de porteurs N
P
= 1.5 10
10
cm
-3
! Silicium dop
# Aux Pentavalents (P, As) > Type n = conduction par lectrons
Aux Trivalents (B) > Type p = conduction par trous
# Densit de porteurs N
P
= 10
15
10
16
cm
-3
! Conductivit et Mobilit
# Conductivit -> " = 1 / # = N
p
e <- Mobilit
# La mobilit ! des trous est infrieure celle des lectrons :
Mobilit :
! ( cm
2
. V
- 1
. s
-1
) Si pu r Si f or tement dop
El ectr ons l ibr es
1350 10 0
Tr ous 480 60
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Ralisation du transistor MOS
CHANNEL WIDTH (W)
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Fonctionnement du transistor NMOS
! Zone de dpltion pour V
GS
positif faible (V
GS
< V
T
)
! Canal d inversion pour VGS positif fort (V
GS
> V
T
)
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NMOS V
GS
positif fort et V
DS
non nul
! V
DS
> 0 le courant dlectrons va de la Source au Drain
V
GS
> V
T
le canal conducteur est form
! Mode rsistif
(V
GD
> V
T
<==> V
DS
< V
GS
- V
T
)
! Mode satur
(V
GD
" V
T
<==> V
DS
# V
GS
- V
T
)
# Pincement du canal
# $L est trs petit
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Modle de courant du transistor NMOS
! V
GS
< V
T
: Mode bloqu :
I
D
= 0
! V
GS
> V
T
et V
GD
> V
T
<==> V
DS
< V
GS
V
T
: Mode rsistif
! V
GS
> V
T
et V
GD
< V
T
<==> V
DS
> V
GS
V
T
: Mode satur
! Frontire Rsistif Satur : V
GD
= V
T
I
D
=
1
2

n
C
o x

W
L
V
GS
! V
T
( )
2
I
D
=
n
C
o x

W
L
V
GS
! V
T
( )V
DS
-
1
2
V
DS
2 "
#
$
%
k
n
=
n
C
o x

W
L
I
D
=
1
2

n
C
o x

W
L
V
DS
2
Transconductance
:
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Graphe Courant-Tension du NMOS
Mode rsistif
Mode satur
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Valeurs typiques des paramtres
! Mobilit

n
! 580 cm
2
/Vs
p
! 230 cm
2
/Vs
! Capacit dOxyde
# paisseur t
ox
= 0,02 0,1 m
# Permittivit %
ox
= 3,97 10
-13
F/cm
# Capacit/m
2
C
ox
= %
ox
/ t
ox
= 1,75 fF/m
2
pour t
ox
= 0,02 m
= 0,35 fF/m
2
pour t
ox
= 0,1 m
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Fonctionnement du transistor PMOS
! Similaire au NMOS, mais avec :
V
DS
< 0 => le courant de trous va de la Source au Drain
V
T
< 0 => V
GS
est usuellement ngatif
! V
GS
> V
T
: Mode Bloqu
I
D
= 0
! V
GS
< V
T
et V
GD
< V
T
<==> V
DS
> V
GS
- V
T
: Mode rsistif
! V
GS
< V
T
et V
GD
> V
T
<==> V
DS
< V
GS
- V
T
: Mode satur
I
D
=
p
C
o x

W
L
V
GS
! V
T
( )V
DS
-
1
2
V
DS
2 "
#
$
%
I
D
=
1
2

p
C
o x

W
L
V
GS
! V
T
( )
2
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Circuits CMOS
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Rcapitulatif NMOS et PMOS
NMOS PMOS
Pour la conception des circuits numriques, les transistors MOS
peuvent tre considrs comme des interrupteurs commands par
la valeur de la tension de grille.
La rsistance quivalente (Ron) du transistor passant peut tre ajuste
en faisant varier la gomtrie : largeur W, et longueur L du canal.
A gomtrie gale, la rsistance quivalente du transistor P est plus
grande que celle du transistor N (facteur 2.3)
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MAIS
Dans les schmas ci-dessous, on suppose quon impose une tension
connue et fixe sur la patte de gauche, et on cherche la propager vers la
patte de droite en rendant passant linterrupteur (0 logique $ 0V / 1 logique
$ 3.3V).
G = 3.3V
S = 0V
D -> 0V
G = 3.3V
D = 3.3V
S -> 3.3V - Vt
=> Les transistors NMOS sont de bons passeurs de 0
mais de mauvais passeurs de 1: on perd un seuil .
G = 0V
D = 0V
S -> |Vt|
G = 0V
S = 3.3V
D -> 3.3V
=> Les transistors PMOS sont de bons passeurs de 1,
mais de mauvais passeurs de 0 : on perd un seuil .
NMOS
PMOS
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Plan
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! Le transistor MOS
! Des expressions Boolennes au silicium
! Principe des portes logiques CMOS
! Caractrisation de linverseur CMOS
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Expressions Booleennes sur silicium
! Variables Booleennes
Les variables Boolennes sont reprsentes par des fils
mtalliques (appels signaux), qui vhiculent deux niveaux
de tension : Vss (0 logique) / Vdd (1 logique).
! Oprateurs Booleens
Les oprateurs Booleens sont raliss comme des
assemblages de transistors NMOS et PMOS (appeles
portes logiques), qui possdent gnralement N signaux
en entre et un seul signal en sortie.
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Circuits en portes logiques
Le support de lexpression Booleenne S = A.C + B.C est lensemble {A,B,C}.
Le circuit logique ralisant cette expression Booleenne possde donc 3
signaux dentre (A,B,C), et un signal de sortie S.
En utilisant les lois de DeMorgan, on peut la re-crire : S = (A.C) . (B.C)
Elle peut tre ralise avec 3 portes nand et un inverseur :
A
C
B
S
X
Y
Z
On prfre utiliser des portes
inverseuses (not, nor, nand),
car ces portes utilisent moins
de transistors que les portes
non-inverseuses (or et and).
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! Caractrisation de linverseur CMOS
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Portes CMOS DUAL
Dualit : Les deux fonctions CN et CP doivent tre complmentaires,
pour que le nud S soit toujours connect une et une seule tension
dalimentation Vss ou Vdd.
Rseau de transistors PMOS permettant
de forcer la sortie S la tension Vdd (1 logique).
On utilise des transistors PMOS, qui sont des bons
passeurs de 1. Le rseau P est caractris par sa
fonction de conduction C
P
(entres)

Entres
Sortie S = C
P
= C
N
Vdd
Vss
CN
CP
Rseau de transistors NMOS permettant
de forcer la sortie S la tension Vss (0 logique).
On utilise des transistors NMOS, qui sont des bons
passeurs de 1. Le rseau N est caractris par sa
fonction de conduction C
N
(entres)
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Inverseur CMOS
Linverseur CMOS possde trois entres E, Vss, Vdd, et une sortie S.
Les signaux Vss et Vdd sont des tension dalimentation constantes,
et sont connects aux sources des deux transistors N et P.
Le signal E est connect la grille des deux transistors.
Le signal de sortie S est connect aux drains des deux transistors
E
S = E
Vss
Vdd
E = 1
S = 0
Vss
Vdd
E = 0
S = 1
Vss
Vdd
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Porte NOR 2 entres
E1
E2
E1
E2
S = (E1 + E2)
Vss
Vdd
E1 E2 S
0 0 1
0 1 0
1 0 0
1 1 0
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Porte NAND 2 entres
E1 E2
E1
E2
S = (E1.E2)
Vss
Vdd
E1 E2 S
0 0 1
0 1 1
1 0 1
1 1 0
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Portes CMOS DUAL complexes
S = E3 (E1 + E2)
E1
E2
E3
E1 E2
E3
VDD
VSS
Dans les portes logiques CMOS DUAL, les signaux dentres sont
toujours connectes aux grilles des transistors des deux rseaux
de conduction PMOS et NMOS
E1 E2 E3 S
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
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Porte 3 tats (non DUAL)
Elles sont utilises pour raliser des bus multi-metteurs. A tout instant,
un seul metteur est autoris a mettre une valeur, et les autres doivent
tre isols du bus. On a donc 2 tats logiques (0 et 1), et un tat isol.
C
E S <= E when C
VDD
VSS
Dessin F.A.
E C S
0 0 HiZ
1 0 HiZ
0 1 1
1 1 0
C
E S
33 PHY 559 / C1 Alain Greiner
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! Des expressions Boolennes au silicium
! Principe des portes logiques CMOS
! Caractrisation de linverseur CMOS
34 PHY 559 / C1 Alain Greiner
Courbe de transfert statique de linverseur CMOS
Vin
Vout
VDD
VDD VL |Vtn| (VDD|Vtp|)
Vin
Vout
VL =
|Vtn| + & (VDD - |Vtp|)
avec & = = ' '

n
W
n
W
p
L
p
L
n
1 + &
W
n
/ L
n
W
p
/ L
p
Kn
Kp
Vss = 0V
Vdd
N bloqu
P rsistif
N satur
P rsistif
N satur
P satur
N rsistif
P satur
N rsistif
P bloqu
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Comportement dynamique de linverseur CMOS
! La capacit de charge CL en sortie de
linverseur est la somme de plusieurs
termes :
# Capacit de grille des portes attaques
# Capacit des drains de la porte
# Capacit du fil dinterconnexion
! La capacit CL est alternativement charge
ou dcharge travers deux transistors qui
se comportent comme deux rsistances
RP
on
et RN
on
.
! Les temps de commutation sont donc :
# T
up
= Rp
on
* CL
# T
down
=

RN
on
* CL
S
CL
RP
on
RN
on
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Temps de propagation de linverseur CMOS
temps
VDD
Tdown (out)
tension

90%
10%
VDD/2
Tup(in)
in
out
Tp(in->out
Le temps de propagation Tp(in->out) se mesure VDD/2.
Il est videmment diffrent des temps commutation Tup et Tdown,
mais dpend (au premier ordre) des mmes paramtres Ron et CL
37 PHY 559 / C1 Alain Greiner
Temps de propagation des portes CMOS
Les portes complexes sont dautant plus lentes quil y a plus de transistors
en srie (la rsistance quivalente est la somme des rsistances srie).
# Les transistors P tant intrinsquement 2 fois plus rsistifs que les
transistors P, il est prfrable de disposer les N en srie plutt que les P.
# On limite le nombre de portes attaques par une seule porte (fan-out)
pour minimiser la capacit de charge CL.
# La longueur L du canal est gnralement au minimum permis
par le procd de fabrication, et on augmente la largeur W du canal
quand il y a plusieurs transistors en srie pour minimiser RP
on
et RN
on
,
mais cela augmente la capacit dentre de la porte.
38 PHY 559 / C1 Alain Greiner
Consommation nergtique
! Consommation dynamique
Lie la charge et la dcharge de la capacit CL,
et proportionnelle la frquence de commutation.
Cest la consommation utile ...
P = CL * Vdd
2
* F (watts)
! Consommation dynamique de court-circuit
Lie au caractre non instantan de la commutation,
pendant laquelle les deux transistors sonN et P sont
simultanment passants.
! Consommation statique de fuites
Lie aux courants de fuites dans le substrat, ainsi
quau courant sous le seuil dans les procds de
fabrication sub-micronique.
S
CL
RP
on
RN
on