Réalisation d’un système d’affichage

numérique par une carte FPGA

Realisé par:
Montaha Ben Jaballah
Chaima Haddaoui
Rihem Ben Selem
Dorsaf ganzoui
Abdelhamid ben ahmed

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 Plan
I- Introduction :
II- Description des différents outils :
III- Structuration et simulation du système d’étude
IV- Etude et simulation du système d’affichage

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2
 I- Introduction :
I-1- Objectifs :

- Découvrir l’architecture des FPGA ainsi que la

carte de développement Digilent basée sur le
circuit FPGA SPARTAN-XL-3E.
- Développer des systèmes numériques
programmables simples
(multiplexeur,compteur...).
- Simuler des systèmes numériques avec Xilinx
ISE.
- Réaliser un système numérique à base de la
carte FPGA d’étude.
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 I-2- Les circuits logiques programmables

Un circuit logique programmable ou PLD

(Programmable Logical Device), est un circuit
intégré logique qui peut être programmé après sa
fabrication.
Les familles de PLD

-P.A.L.( signifie Programmable Array Logic )

-Les P.A.L. effaçables
-Les G.A.L ce qui signifie( Generic Array Logic
-CPLD (complex programmable logic device) 
FPGA (field programmable gate array)
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 I-3- Les circuits FPGA

Un circuit logique programmable ou PLD (Programmable Logical Device), est un circuit intégré
logique qui peut être programmé après sa fabrication.
Il se compose de nombreuses cellules logiques élémentaires contenant des bascules logiques
librement connectables. L'utilisateur doit donc programmer le circuit avant de l'utiliser. Les
différentes logiques de programmation (unique, reprogrammable, etc.) et l'architecture ont
conduit à la création de sous-familles dont les plus connues sont les FPGA et les CPLD.
Les circuits FPGA sont constitués d'une matrice de blocs logiques programmables entourés de
blocs d'entrée sortie programmable. L'ensemble est relié par un réseau d 'interconnexions
programmable.

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Il y a 4 principales catégories disponible commercialement: Voici la structure interne d'un FPGA de type matrice symétrique. Il s'agit de
Tableau symétrique l'architecture que l'on retrouve dans les FPGA de la série XC4000 de chez
En colonne Xilinx.
Mers de portes
Les PLD hiérarchique

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 I-4- Le développement d’un système
on chip FPGA

Pour le développement orienté Soc, des outils permettant d’intégrer des IPs
sont généralement fournis. Ils permettent de construire la structure de
l’InterConnect, de définir la carte mémoires et de générer le code RTL. Ces
outils fonctionnent généralement de façon similaire pour les systèmes utilisant
un softcore ou hardsystems. Ces outils intègrent aussi de quoi vérifier que les
règles d’interconnexion ont été respectées (DRC pour Design Rules Check).
Ils permettent ainsi d’éviter d’introduire des erreurs manuellement dans la
phase d’interconnexion. Pour pouvoir ajouter ses propres IPs, les outils
proposent généralement des méthodologies plus ou moins similaires ainsi que
des assistants permettant d’aider à l’intégration.

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 II- Description des différents outils :
II-1- Le SPARTAN XL-3E - XC3S500E

A plate-forme Spartan-3 a été le premier FPGA 90 nm de l’industrie, offrant plus de

fonctionnalités et de bande passante par dollar qu’auparavant, établissant de
nouvelles normes dans l’industrie de la logique programmable.
La plate-forme Spartan-3E s’appuie sur le succès de la plate-forme Spartan-3
précédente en ajoutant de nouvelles fonctionnalités qui améliorent les performances
du système et réduisent le coût de configuration.

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 En raison de leur coût exceptionnellement bas, les FPGA de génération Spartan-3 sont
parfaitement adaptés à une large gamme d’applications électroniques grand public, y compris
l’accès haut débit, les réseaux domestiques, l’affichage/projection et les équipements de
télévision numérique.

500K System Gates

10,476 Equivalent Logic Celles

73K Distributed RAM Bits

360K Block RAM Bits

20 Dedicated Multipliers

4 DCMs

158 Maximum User I/O

65 Max Differential I/O Pairs

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 II-2- La carte de développement FPGA
Spartan-3E
XC3S500E de Digilent

La carte de démarrage Spartan-3E fournit une plate-forme de développement autonome

puissante et très avancée pour les conceptions ciblant le FPGA Spartan-3E de Xilinx. Il
dispose d'un FPGA Spartan-3E à 500 000 portes avec un processeur RISC 32 bits et des
interfaces DDR.

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 II-2- Les Outils de développement :

Xilinx ISE design Suite

xilinx spartan 3E

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 III- Structuration et simulation du système d’étude

III-1- Structure d’un projet VHDL

Une description VHDL est composée de 2 parties indissociables à savoir :

- L’entité (ENTITY), elle définit les entrées et sorties.
- L’architecture (ARCHITECTURE), elle contient les instructions VHDL
permettant de réaliser le fonctionnement attendu.
 III-2- Les phases de développement d’un système
sur puce (SoC)

les différentes phases nécessaires au développement d’un système sur puce en générale
(SoC) et un système FPGA en particulier:
• Spécification : définition globale
• Analyse fonctionnelle (sur papier)
• Description VHDL des blocs appelé aussi functional simulation : « permettant de savoir si
le fonctionnement du système est celui décrit »
• Synthèse/Post-synthèse : permettant, après synthèse, de vérifier à nouveau le fonctionnement du
système .
• Implémentation /Temporelle : permettant, après l’étape de routage, de valider les contraintes
temporelles associées au placement des "composants"
 III-3- Simulation

l existe 2 niveaux de simulation :

- Comportementale (behavorial simulation) .
- Physique (post-route simulation).
Dans la version allégée de Xilinx ISE WebPack, seule la simulation comportementale est disponible.
Pour tester un module VHDL, il faut lui associer un module générateur de signaux (non
synthétisable) : le testbench.
Voici les étapes de création de projet qu’on a suivi :
1- Module1 : Décodeur BCD / 7 segments :
Le décodeur BCD / 7 segments permet de commander un afficheur à 7 segments.

Il dispose de 7 sorties, notées a,b,c,d,e,f,g correspondant chacune à un des 7 segments de l’afficheur également notés a,b,c,d,e,f,g.

Le segment "a" est évidemment relié à la sortie "a" du décodeur et s’allume ou s’éteint suivant l’état électrique de la sortie (allumé si
niveau haut, éteint si niveau bas).
2- Module 2 : Diviseur de fréquence

Un diviseur de fréquence fait l'inverse d'un multiplicateur de fréquence ; il divise une fréquence d'entrée à un taux inférieur. Les
multiplicateurs et diviseurs de fréquence sont utilisés dans les applications numériques et analogiques.
 3- Module 3 : Compteur pour le balayage
on appelle compteur un système destiné à donner une valeur numérique
d'une grandeur. Un compteur produit un nombre sur un afficheur, ou
envoie un signal électrique.
 4- Module 4 : Multiplexeur d’entrée
Un multiplexeur (abréviation : MUX) est un circuit permettant de concentrer sur une même voie de transmission différents types
de liaisons (informatique, télécopie, téléphonie, télétex) en sélectionnant une entrée parmi N. Il possédera donc une sortie et N
entrées, ainsi qu'une entrée de commande de log2 N bits permettant de choisir quelle entrée sera sélectionnée.

s y
I0
0 0
0 1 I1
1 I2
0
1 1 I3
5- Module 5 : Décodeur 2 vers 4

Circuit permettant d'envoyer un signal à

une sortie choisie.

Il dispose de :

n lignes d'entrées

2n lignes de sortie
Conclusion:

-On a Décovert l’architecture des FPGA

ainsi que la carte de développement
Digilent basée sur le circuit FPGA
SPARTAN-XL-3E.

-On a développé les systèmes numériques

programmables simples (Décodeur
BCD7seg, déviseur de fréquences…).
 Merci pour
votre
attention