INSTITUT SUPÉRIEUR DES ETUDES

EXAMEN JANVIER 2023 TECHNOLOGIQUES DE NABEUL

DÉPARTEMENT : GE

Module : Systèmes logiques 1 Documents autorisés : Non  Oui 

Groupes : GE11–GE12–GE13–GE14–GE15 Calculatrices autorisées : Non  Oui 
Date : Jeudi 5 Janvier 2023 Nombre de pages : 8
Heure : 13 h 30  15 h 00 Barème : Ex1 (5 points), Ex2 (6 points), Ex2 (9 points)
Enseignants : Mrs H. AMMAR/Kh. MNASSRI/S. BEN ABDALLAH

Nom : -------------------------------- Prénom : ------------------------------------ Classe : -----------

Code :

Code :
………………………

Soignez votre écriture et votre traçage des schémas. Encadrez la réponse obtenue pour chaque question.

Exercice 1 (5 pts) :
1. âblage du circuit (1pt).

VCC VCC
16 16

 10  10
Données D

D0
Données D

D0 A0 A0
 D1 12  D1 12 A1
 A1 
  13
Entrées de mise en cascade

D2 13 A2 7485 D2 A2 7485

Entrées de mise en cascade


+5V  D3 15 +5V  D3 15 A3
A3
Q
2 5 2 A>B A>B 5
A>B A>B
Sorties

Sorties

3 6 3 A=B A=B 6
A=B A=B
4 7 4 A<B A<B 7
A<B A<B

9 9 B0
B0
11 11 2
B1 B1
14 14
B2 B2
1 1
B3 B3

8 8

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2. La forme canonique de la sortie Q (1pt).

Q D3D2D1D0 D3D2DD
1 0 D3D2DD
1 0 D3D2DD
1 0 D3D2D1D0 D3D2DD
1 0
m0 m1 m2 m3 m4 m5 1
1 0 D3D2DD
D3D2DD 1 0 D3D2DD
1 0 DD
3 2D1D0 DD 1 0 DD
3 2DD 1 0
3 2DD
m9 m10 m11 m12 m13 m14
DD
3 2DD
1 0
m15

3. La fonction Q par le tableau de Karnaugh (2 pts).

D1D0
00 01 11 10
D3D2
00 1 1 1 1 1
01 1 1 0 0
11 1 1 1 1
10 0 1 1 1
Q
Q D3D2 DD
3 2 D3D1 DD
3 1 DD
3 0

QD2 D3 D3 D0 D1D1D3

1

̅ ̅ ̅ ; ̅ ̅ ̅ ̅

Exercice 2 (6 pts):

On considère le montage de la figure suivante (X étant un nombre binaire codé sur quatre bits, tel que :
X= ( d c b a )2 avec « a » le bit de poids le plus faible (LSB) et « d » le bit MSB.
1. Etablissement des équations à la sortie de chaque porte logique (1 pt).

X







d c b a
1

ac
 a  c  b  d 
bd F   a  c  b  d    a  c  b  d 
ac

 a  c  b  d 
bd

2. La fonction logique F (1 pt).

F abad cbcd abd cbd 1

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 3. La forme canonique de F de plus faible au plus fort poids (1 pt).

F  abcd abcd abcd abcd abcd abcd abcd abcd abcd abcd 1
m2 m3 m6 m8 m9 m10 m11 m12 m13 m14

4. Trouver l’équation simplifiée de la sortie F (par Karnaugh ou par méthode algébrique) (2 pts).
5.

ba
00 01 11 10
dc
00 0 0 1 1 1
01 0 0 0 1
11 1 1 0 1
10 1 1 1 1
F
F cd abbd bc  F cbd abbd 1

5. Réalisation de la fonction F par l’utilisation d’un multiplexeur 16 vers 1 (1 pt).

+Vcc

A0
A1
A2
A3
A4
A5
A6
A7
Mux
A8 S F
A9 16 vers 1
A10
A11
A12 1
A13
A14
A15

d c b a

Exercice 3 (9 pts):

1. Equations de sorties des trois multiplexeurs en fonction des entrées A, B, C et D. (1,5 pt)
S1  AB AB AB 0,5

S2 CD 0,5

S3  AB AB A B 0,5

2. Expression logique de la sortie S3 sous la 1ère forme canonique de plus faible au plus fort poids. (1 pt)
S3  m , m , m , m , m , m , m , m 
0 3 4 7 8 12 13 15

S3  ABCD ABCD ABCD ABCD ABCD ABCD ABCD ABCD 1

m0 m3 m4 m7 m8 m11 m12 m15

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3. La table de vérité des trois sorties S1, S2 et S3. (3 pts).
0,5 0,5 1
1
mi D C B A S1 S2 S3
m0 0 0 0 0 0 1 1
m1 0 0 0 1 1 1 0
m2 0 0 1 0 1 1 0
m3 0 0 1 1 0 1 1
m4 0 1 0 0 0 0 1
m5 0 1 0 1 1 0 0
m6 0 1 1 0 1 0 0
m7 0 1 1 1 0 0 1
m8 1 0 0 0 0 0 1
m9 1 0 0 1 1 0 0
m10 1 0 1 0 1 0 0
m11 1 0 1 1 0 0 1
m12 1 1 0 0 0 0 1
m13 1 1 0 1 1 0 0
m14 1 1 1 0 1 0 0
m15 1 1 1 1 0 0 1

4. Réalisation de la fonction S3 à base de deux décodeurs 1 parmi 8 (74138 - Annexe B), d'un inverseur et
d'une porte logique "OU" et de deux portes logiques "NAND" à plusieurs entrées. (1 pt)

1
O0 O0
A A0 O1 A0 O1
B A1 O2 A1 O2
C A2 Décodeur A2 Décodeur
74138 O3 74138 O3
O4 O4 S3
E1 1 parmi 8 E1 1 parmi 8
E2 O5 E2 O5
O6 O6
D E3 E3
O7 O7

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5. Etablissement des logigrammes de S3 à base des multiplexeurs suivants :
a. d’un seul multiplexeur 16 vers 1. (1 pt) b. d’un multiplexeur 8 vers 1. (0,5 pt)
Puisque la sortie S3 ne dépond que des entrées A
Par l’utilisation d’un multiplexeur 16 vers 1
et B, on peut réaliser alors la fonction par
dont il possède quatre bits d’adressage, les
l’utilisation d’un simple multiplexeur 8 vers 1 dont
mintermes ne se multiplient qu’avec 1 (qui
il possède deux bits d’adressage. Les mintermes
correspond à Vcc) ou 0 (qui correspond à la
seront multiplient dans ce cas par 1 (c.à.d. Vcc) ou
masse).
par 0 (c.à.d. la masse).

+Vcc
+Vcc
A0 0,5
A1 1 A0
A2
A3 A1
A4
A5 A2
A6
A7
Mux A3 Mux
A8 S S3 S
A9 16 vers 1 A4 S3
A10 8 vers 1
A11 A5
A12 A6
A13
A14 A7
A15

D C B A D C B A

c. D’un seul multiplexeur 4 vers 1. (0,5 pt) d. uniquement de trois multiplexeurs 2 vers
Puisque les mintermes du multiplexeur 8 vers 1. (0,5 pt)
1 m0=m4, m1=m5, m2=m6 et m 3=m7, il peut Tout multiplexeur 4 vers 1 peut être remplacé
être remplacé par un seul multiplexeur 4 vers par trois multiplexeurs 2 vers 1.
1. Les entrées ne seront connectées qu’avec 0L
+Vcc
ou 1L.
0,5
+Vcc 0,5
A0 Mux
S
A1 2 vers 1
A0
A0 Mux
A1 Mux S S S3
A2
S3 B A1 2 vers 1
4 vers 1
A3
A0 Mux
S
A1 2 vers 1 A

D C B A D C B

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 Annexes
Annexe A : Comparateur 4 bits (7485) :
 Le schéma de principe du comparateur la table de vérité du comparateur 4 bits (7485) :
VCC
16

10 A0
12 A1
13 A2 7485
15 A3
Entrées de mise
en cascade

2 A>B A>B 5

Sorties
3 A=B A=B 6
4 A<B A<B 7

9 B0
11
B1
14
B2
1
B3

Annexe B : Décodeur 1 parmi 8 (74138) :

 B.1 Le schéma de principe du décodeur 1 parmi 8 (74138) :
O0
A A0 O1
B A1 O2
6 entrées

8 sorties

C A2 Décodeur
74138 O3
O4
E1 1 parmi 8
E2 O5

D E3 O6
O7

 B.2 La table de vérité du décodeur 1 parmi 8 (74138) :

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