Cours VHDL PDF

Introduction à VHDL
Tanguy Risset
à Partir du cours de l’ENST http://comelec.enst.fr/hdl
- p. 1/44
Plan
Rappel d’éléctronique ■ Rappel d’électronique

Le langage VHDL
■ Introduction à VHDL
Exemples VHDL
◆ Historique
Conception de circuits en VHDL
◆ Structure du langage
Simulation en VHDL
◆ Types, expressions.
Synthèse de VHDL
◆ Exemples
■ Codage en VHDL
◆ Automate
◆ Règles d’écriture
■ Simulation VHDL
- p. 2/44
Le transistor
Rappel d’éléctronique
● Le transistor
■ Composant électronique de base
● Portes élémentaires
● Conception de circuits
■ Portes logiques ON/OFF
combinatoires
● Logique séquentielle Oxyde Drain
● Composants séquentiels
11
00
fréquents
séquentiels
00
11
Le langage VHDL
00
11
Grille Canal
Exemples VHDL
semi−conducteur
11
00
00
11
Simulation en VHDL
Synthèse de VHDL
Métal Source
- p. 3/44
Technologie CMOS
Rappel d’éléctronique ■ Complementary Metal Oxide source source

● Le transistor
● Portes élémentaires Semiconductor grille grille g=0
g=1
combinatoires
● Logique séquentielle
■ Niveaux logiques : 0 = 0V et 1 = 3V drain drain
fréquents ■ Deux types de portes pMOS
● Conception de circuits mMOS
séquentiels ◆ nMOS : conducteur si la grille=1 1
Le langage VHDL ◆ pMOS : conducteur si la grille=0 x y
1
(xy)
Exemples VHDL
■ Réalisation de quelques portes de x
x x
base y
Simulation en VHDL
Inverseur, NAND, NOR 0 0
Synthèse de VHDL
Inverseur porte NAND
1
x
y
(x+y)
x y
0
porte NOR
- p. 4/44
Portes élémentaires
● Le transistor
x F x F x F x F
● Conception de circuits 0 0 0 1
combinatoires
● Logique séquentielle Amplificateur: Inverseur:
● Composants séquentiels 1 1 F =x 1 0
fréquents F =x
séquentiels
Le langage VHDL x y F x y F
x x
Exemples VHDL
F 0 0 0 F 0 0 1
Conception de circuits en VHDL y
y 0 1 0 0 1 1
Simulation en VHDL NON ET:
ET: F = x y 1 0 0 1 0 1
Synthèse de VHDL F = (x y)
1 1 1 1 1 0
- p. 5/44
Conception de circuits combinatoires
● Le transistor
1. Description du problème:
y vaut 1 si a vaut 1 ou b et c entrées sorties
combinatoires
valent 1. a b c y z
0 0 0 0 0
fréquents
z vaut 1 si b ou c valent 1 (mais 0 0 1 0 1
séquentiels
pas les deux) ou si a, b et c valent 1. 0 1 0 0 1
0 1 1 1 0
Le langage VHDL 2. Table de vérité → 1 0 0 1 0
Exemples VHDL 3. Équations logiques 1 0 1 1 1
1 1 0 1 1
Conception de circuits en VHDL y = abc + abc + abc + abc + abc 1 1 1 1 1
Simulation en VHDL
z = abc + abc + abc + abc + abc a
b
y
Synthèse de VHDL
4. Equations optimisées
y = a + bc z
z = ab + bc + bc
5. Portes logiques →
- p. 6/44
Composants combinatoires fréquents
● Le transistor
■ Multiplexeur à n entrées
■ Décodeur log(n) → n
combinatoires
● Logique séquentielle ■ Additionneur n bits
fréquents
■ Comparateur n bits
séquentiels
■ ALU n bits
Le langage VHDL
Exemples VHDL
■ etc.
Simulation en VHDL
Synthèse de VHDL
- p. 7/44
Logique séquentielle
● Le transistor
■ Bascule RS: lorsque R et S passe à 0, Q et Q conservent
leur valeur antérieure.
R
combinatoires Q
● Logique séquentielle S R Q Q
0 1 0 1
fréquents
● Conception de circuits 1 1 interdit interdit
séquentiels Q 1 0 1 0
S
Le langage VHDL 0 0 Qn−1 Qn−1
Bascule RS
Exemples VHDL

■ Bascule D: permet d’échantillonner la valeur de la donnée
Simulation en VHDL
lorsque l’horloge passe à 1 (front montant de l’horloge) et de
Synthèse de VHDL
conserver cette valeur lorsque l’horloge passe à 0.
Horloge 1
0
0
1 Valeur
1
0
Valeur
Donnée 1
0
11
00
- p. 8/44
Composants séquentiels fréquents
● Le transistor
■ Registre n bits (avec reset et eventuellement
load/ClockEnable)
combinatoires
■ Registre à décalage n bits
fréquents ■ Compteur n bits
séquentiels
■ Machine à états
Le langage VHDL
Exemples VHDL
Simulation en VHDL
Synthèse de VHDL
- p. 9/44
Conception de circuits séquentiels
● Le transistor
■ Extrêmement complexe en général.
■ De nombreux modèles de calculs:
combinatoires
◆ Séquentiel
fréquents
Machine à états
séquentiels
Contrôleur + chemin de données
Le langage VHDL
◆ Parallélisme de tâches
Exemples VHDL Processus communicants

◆ Parallélisme de données
Simulation en VHDL
◆ Calcul sur des flots de données
Synthèse de VHDL
◆ Circuits multi-horloge
◆ Paradigme synchrone
◆ Circuits assynchrone
■ Notion sous-jacente très utilisée: automate à états finit
- p. 10/44
Qu’est ce que VHDL?
Rappel d’éléctronique ■ VHSIC (Very High Speed Integrated Circuit) Hardware Description
Le langage VHDL
● Intro
Langage.
● historique
● Syntaxe
■ Langage pour décrire la structure et le comportement de systèmes
● langage
● librairies électroniques, en particulier des circuits digitaux (ASIC, FPGA, . . . ).
● entité
● Architecture ■ Standard IEEE.
● Signal et Variable
● Types
● Operateurs
■ Indépendant de la technologie cible.
● Process
■ Indépendant de la méthodologie de conception.
Exemples VHDL

■ Indépendant des outils de conception.
Simulation en VHDL ■ Langage très général → très complexe (→ dépendent de tout!)
Synthèse de VHDL
■ VHDL n’est pas un langage de programmation
c’est un langage de description (specification) de système.
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Historique
Rappel d’éléctronique ■ 1980: le département de défense américain lance un appel d’offre

Le langage VHDL
● Intro
pour un langage qui permettrait de décrire tous les systèmes
● historique
● Syntaxe
électroniques utilisés. Motivation affichée: réutilisabilité et réduction
● langage
● librairies
des coûts de conception.
● entité
● Architecture ■ 1983 trois compagnies (Intermetics, IBM, Texas Instruments)
● Types commencent le développement.
● Operateurs
● Process ■ 1985: première version officielle de VHDL (version 7.2).
Exemples VHDL
■ 1986: VHDL est donné à IEEE pour en faire un standard.
■ 1987: Standard IEEE 1076-1987.
Simulation en VHDL
Synthèse de VHDL ■ 1993: Standard IEEE 1076-1993.

■ 1999: Standard IEEE 1076.6-1999
- p. 12/44
Convention lexicale
Rappel d’éléctronique ■ Comme en C, un code vhdl est composé d’une suite

Le langage VHDL
● Intro
d’éléments :
● historique ◆ commentaires
● Syntaxe
● langage ◆ délimiteurs
● librairies
● entité ◆ identificateurs,
● Architecture
◆ expressions (terminées par un point-virgule),
● Types
◆ mots-clefs
● Operateurs
● Process ◆ littéraux(constantes), par exemple:
Exemples VHDL ■ 67 est un entier
Conception de circuits en VHDL ■ ’0’ est un bit
Simulation en VHDL ■ "001", O"562", X"FF1" sont vecteurs de bits
Synthèse de VHDL ■ "chaine" est une chaine de caractères
■ VHDL est insensible à la casse. On écrit souvent les mots

reservé du langage en majuscule, le reste en minuscule.
■ Les commentaires commencent par deux tirets (- -)
- p. 13/44
Structure du langage
Rappel d’éléctronique ■ Il existe "5 unités de compilation" permettant de décrire des

Le langage VHDL
● Intro
composants.
● historique ◆ L’entité: description de l’interface du composant: le nom et
● Syntaxe
● langage ses ports d’entrée/sortie
● librairies
● entité ◆ L’architecture décrit l’intérieur du composant. Il peut y avoir
● Architecture
● Signal et Variable plusieurs architectures pour le même composant (ex: une
● Types
● Operateurs
pour la simulation efficace, une pour la synthèse).
● Process
L’architecture contient les processus.
Exemples VHDL ◆ La déclaration de paquetage. Un paquetage est une
collection d’objets réutilisables (constantes, types,
Simulation en VHDL
composants, procédures)
Synthèse de VHDL ◆ Le corps de paquetage
◆ La configuration indiquant quelle architecture utiliser pour
chaque entité
- p. 14/44
Bibliothèques
Rappel d’éléctronique ■ Les bibliothèques sont déclarée avec le mot clé library,
Le langage VHDL
● Intro
elle dépendent des outils utilisés.
● historique
● Syntaxe
■ Elle contiennent des paquetages que l’on déclare vouloir
● langage
● librairies
utiliser avec le mot clé use:
● entité
● Architecture
use BIBLIOTHEQUE.PAQUETAGE.all;
● Types
■ La bibliothèque par défaut est WORK. WORK est aussi le nom
● Operateurs
● Process
symbolique de la bibliothèque dans laquelle sont stockés les
Exemples VHDL
résultats.
■ La bibliothèque STD est une bibliothèque standard fournie
Simulation en VHDL avec le langage , elle contient des définitions des types et
Synthèse de VHDL
des fonctions de base (integer, bit,...).
■ Par défaut, les outils considère que l’on utilise les
bibliothèques STD et WORK, il y a donc implicitement:
library STD;
library WORK;
■ En général, on utilise la librairie suivante IEEE qui définit le
type std_logic:
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library ieee;
L’entité
Rappel d’éléctronique ■ L’entité est la description de l’interface du circuit . Elle

Le langage VHDL
● Intro
correspond au symbole dans les représentations
● historique schématiques.
● Syntaxe
A
● langage
● librairies B FA S
● entité
● Architecture CIn COut
● Types
● Operateurs library ieee;
● Process
use ieee.std_logic_1164.all;
Exemples VHDL

ENTITY FA IS
Simulation en VHDL
port(A, B, Cin: in STD_LOGIC;
Synthèse de VHDL
S, COut: out STD_LOGIC);
END ENTITY FA;
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L’architecture
Rappel d’éléctronique ■ L’architecture est la description interne du circuit.

Le langage VHDL
● Intro ■ Elle est toujours associée à une entité, une entité peut avoir
● historique
● Syntaxe plusieurs architectures:
● langage
● librairies architecture arch1 of fa is
● entité
● Architecture signal resultat :
● Types STD_LOGIC_VECTOR(1 downto 0);
● Operateurs
● Process begin architecture arch2 of fa is
Exemples VHDL begin
resultat <= (’0’ & a) +
Simulation en VHDL
(’0’ & b) + (’0’ & cin); s <= a xor b xor cin;
Synthèse de VHDL
s <= resultat(0); cout <= (a and b) or
cout <= resultat(1); ((a xor b) and cin);
end arch1; end arch2;

(& est l’opérateur de concaténation de vecteurs de bit)
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Corps de l’architecture
begin
Le langage VHDL
● Intro -- process:
● historique
● Syntaxe p1 : process(SI, Cin)
● langage
■ Dans le corps de
● librairies begin
● entité
l’architecture se trouvent les 3
● Architecture
types d’instructions S <= SI xor Cin;
● Types
concurrentes de VHDL end process;
● Operateurs
● Process
■ Elles peuvent être écrites
Exemples VHDL
dans n’importe quel ordre : -- Aff. Signal
◆ Des processus avec le mot SI <= A xor B;
Simulation en VHDL
clé process
Synthèse de VHDL
◆ Des instructions -- Instanciation
concurrentes d’affectation inst_MAJ : MAJ port map (
de signaux (<=). X => A,
◆ Des instanciation de
Y => B,
composant avec le mot clé
Z => Cin,
port map
M => Cout);
end arch3; - p. 18/44
Signal et Variable
Rappel d’éléctronique ■ Dans un process, on peut trouver des affectations de

Le langage VHDL
● Intro
signaux ou de variables.
● historique
● Syntaxe
■ Contrairement aux variables, l’affectation du signal n’a pas
● langage
● librairies
un effet immédiat.
● entité
● Architecture
■ Ainsi, dans un process, après cinq instructions A <= A+1;,
● Types
le signal A n’est pas augmenté de 5 mais seulement de 1.
● Operateurs
● Process
■ Il faut lire A.futur <= A.présent +1; de sorte que
Exemples VHDL A.présent n’est jamais modifié.
Simulation en VHDL
Synthèse de VHDL
- p. 19/44
Types
Rappel d’éléctronique ■ Il existe des types:

Le langage VHDL ◆ scalaire (entier, réel, physique, énuméré),
● Intro
● historique ◆ composite (tableaux, enregistrement),
● Syntaxe
● langage ◆ fichier et pointeur.
● librairies
● entité
● Architecture
■ Les types possède des attibut de type, Ils sont représentés
● Signal et Variable de cette façon < OBJET >′ < AT T RIBU T >
● Types
● Operateurs
● Process
■ Par exemple:
◆ type COULEUR is (BLEU, ROUGE, VERT);
Exemples VHDL
◆ COULEUR’left renvoie BLEU
◆ COULEUR’right renvoie VERT
Simulation en VHDL
◆ COULEUR’pos(BLEU) renvoie 0
Synthèse de VHDL
■ Autre exemple:
◆ type MOT is STD_LOGIC_VECTOR(7 downto 0);
◆ MOT’LEFT renvoie 7;
◆ MOT’LENGTH renvoie 8; MOT’RIGHT renvoie 0;
- p. 20/44
Type entier
Rappel d’éléctronique ■ Types entier:

Le langage VHDL ◆ Le type entier integer prédéfini dans le paquetage
● Intro
● historique standard STD permet de définir des nombres signés sur
● Syntaxe
● langage 32 bits entre −231 et 231 .
● librairies
● entité ◆ En général, on spécifie le range d’un entier pour qu’il soit
● Architecture
● Signal et Variable stocké sur un nombre de bit adéquat:
● Types
● Operateurs
signal my_natural is integer range 0 to 256
● Process
Exemples VHDL
Simulation en VHDL
Synthèse de VHDL
- p. 21/44
Operateurs
Logiques and, or, nand,
Le langage VHDL
● Intro nor, xor, not
● historique
● Syntaxe Relationnels =, /=, < , <=,
● langage
● librairies > , <=
● entité
● Architecture
Arithmétique *, / , mod, (A rem B) a le signe
● Types rem de A (A mod B) a le
● Operateurs
● Process signe de B
Exemples VHDL Divers **, abs, & ** : exponentiation
Conception de circuits en VHDL abs : valeur ab-
Simulation en VHDL solue & : concaté-
Synthèse de VHDL nation
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Process
Rappel d’éléctronique ■ Les différents process d’un programme vhdl s’exécutent en

Le langage VHDL
● Intro
parallèle les uns des autres.
● historique
● Syntaxe
■ Un processus peut avoir des variables locales. Le fonctionnement
● langage
● librairies du processus est régi par les règles suivantes :
● entité
● Architecture ◆ Un processus est une boucle infinie , lorsqu’il arrive à la fin du
● Types code, il reprend automatiquement au début
● Operateurs
● Process ◆ Un processus doit être sensible des points d’arrêt, il existe 2
Exemples VHDL types de points d’arrêts :
Conception de circuits en VHDL ■ Le processus est associé à une "liste de sensibilité" qui
Simulation en VHDL
réveille le processus lors d’un changement d’un des signaux.
■ Le processus a des instructions d’arrêt wait dans sa
Synthèse de VHDL
description interne.
■ Les variables sont internes au processus et sont affectées
immédiatement, contrairement aux signaux qui eux ne sont pas
affectés directement mais en fin de processus
■ Un processus est séquentiel dans le sens ou les instructions sont
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évaluées l’une après l’autre dans l’ordre d’écriture.
Exemple: AND3
entity AND_3 is
Le langage VHDL
port (
Exemples VHDL
● AND3 e1 : in bit;
● Full Adder
● Adder4
e2 : in bit;
● Registre
● Double Reg
e3 : in bit;
s : out bit
Simulation en VHDL
);
Synthèse de VHDL
end entity
architecture ARCH of AND_3 is
begin -- ARCH
s <= e1 and e2 and e3;
end ARCH
- p. 24/44
Exemple: Full Adder
library IEEE;
Le langage VHDL
use IEEE.std_logic_1164.all;
Exemples VHDL
● AND3 use IEEE.numeric_std.all
● Full Adder
● Adder4
● Registre
● Double Reg
entity full_add1 is
port (
Simulation en VHDL
a, b, cin : in std_logic;
Synthèse de VHDL
s, cout : out std_logic;
);
end entity;
architecture ARCH of full_add1 is

signal resultat : unsigned (1 downto 0);
begin
result <= (’0’ & a) + (’0’ & b) + (’0’ & c);

s <= resultat(0);
cout <= resultat(1);
- p. 25/44
Exemple: Additionneur 4 bits
[..librairies ..]
Le langage VHDL
entity adder4 is
Exemples VHDL
● AND3 port (
● Full Adder
● Adder4 a, b : in unigned(3 downto 0);
● Registre
● Double Reg s : out unigned(3 downto 0);
Conception de circuits en VHDL cout : out std_logic
Simulation en VHDL
);
Synthèse de VHDL
end entity;
architecture ARCH of adder4 is

signal c : unsigned (2 downto 0);
Component full_add1 is
port (
a, b, cin : in std_logic;
);
end entity; - p. 26/44
Exemple: Additionneur 4 bits
[... suite et fin ...]
Le langage VHDL
architecture ARCH of adder4 is
Exemples VHDL
● AND3 signal c : unsigned (2 downto 0);
● Full Adder
● Adder4 Component full_add1 is
● Registre
● Double Reg port (
Conception de circuits en VHDL a, b, cin : in std_logic;
Simulation en VHDL
Synthèse de VHDL
);
end entity;
begin
inst_FA_1 : full_add1 port map(a(0),b(0),’0’,s(0),c(0));
inst_FA_2 : full_add1 port map(a(1),b(1),c(0),s(1),c(1));
end ARCH;
- p. 27/44
Exemple: un registre
Rappel d’éléctronique ■ Un registre avec clock enable.

Le langage VHDL
■ Le processus est réveillé lors d’une transition sur Ck
Exemples VHDL
● AND3 ■ Les If internes permettent d’exprimer la condition: front
● Full Adder
● Adder4 montant de l’horloge avec CE à 1.
● Registre
● Double Reg
PROCESS(ck) CE Ck
Simulation en VHDL
BEGIN
Synthèse de VHDL
IF (ck = ’1’ AND ck’EVENT) CIn COut
THEN
IF CE=’1’ THEN Out <= In;
END IF;
END IF;
END PROCESS;
- p. 28/44
Exemple: double registre (declaration)
Rappel d’éléctronique library IEEE;

Le langage VHDL
Exemples VHDL ENTITY DOUBLE_REG IS

● AND3 port(CIn, Ck, CE: IN STD_LOGIC;
● Full Adder COut: out STD_LOGIC);
● Adder4 END ENTITY DOUBLE_REG;
● Registre
● Double Reg
ARCHITECTURE behavioural OF DOUBLE_REG IS Ck
CE
-- Declaration de signaux du composant
CIn Ctemp COut

Simulation en VHDL BEGIN
PROCESS(ck)
Synthèse de VHDL Variable CTemp: STD_LOGIC; Double_reg
-- Declaration de signaux
-- ou variables du process
BEGIN
IF (ck = ’1’ AND ck’EVENT)
THEN
IF CE=’1’ THEN
COut <= CTemp;
CTemp := CIn;
END IF;
END IF;
END PROCESS;
END behavioural;
- p. 29/44
Exemple: double registre (instanciation)
Rappel d’éléctronique library IEEE;

Le langage VHDL
Exemples VHDL ENTITY QUATRE_REG IS

● AND3 port(CIn1, Ck, CE: IN STD_LOGIC;
● Full Adder COut1: out STD_LOGIC);
● Adder4 END ENTITY QUATRE_REG;
● Registre
● Double Reg Ck
ARCHITECTURE behavioural OF QUATRE_REG IS CE
Signal CTemp: STD_LOGIC;

COMPONENT DOUBLE_REG IS CIn1 Ctemp COut1
Simulation en VHDL port(CIn, Ck, CE: IN STD_LOGIC;

Double_reg Double_reg
COut: out STD_LOGIC);
Quatre_reg
Synthèse de VHDL END COMPONENT;
Begin
I0: DOUBLE_REG port map (Cin => Cin1,
Ck => Ck,
CE => CE,
Cout => CTemp);
I1: DOUBLE_REG port map (Cin => CTemp,
Ck => Ck,
CE => CE,
Cout => COut1);
END behavioural;
- p. 30/44
Conception en VHDL
Rappel d’éléctronique ■ Le mécanisme du temps symbolique rend extrêmement

Le langage VHDL
délicat le débugage de VHDL
Exemples VHDL
■ 95% du temps de développement se fait en simulation.
● conception ■ On utilise les waveforms qui ne permettent pas de voir les
● methodologie SystemC.CLK
SystemC.CACHE_1_WORD.DATA 308 310 312 314 316 318
transitions de granularité ∆.
SystemC.CACHE_1_WORD.WRITEOK
● Automate SystemC.CLK
SystemC.CACHE_16_WORD.DATA 316 318 320 322 324 326 328 330 332 334 336 338 340 342
SystemC.CACHE_16_WORD.WRITEOK
● Synthèse de VHDL
Simulation en VHDL ■ VHDL permet énormément de constructions difficiles à

Synthèse de VHDL comprendre (circuits asynchrones, simulation, synthèse,
etc...).
■ Aujourd’hui il existe des langages plus rapides pour la
simulation (SystemC, etc.), VHDL est donc essentiellement
utilisé pour la synthèse et la simulation bas niveau.
■ ⇒ Se contraindre fortement lors de l’écriture de programmes VHDL
- p. 31/44
Contraintes pour l’écriture de VHDL
Rappel d’éléctronique ■ Penser composant (objet) plutôt que fonctionnalité

Le langage VHDL
(procédure).
Exemples VHDL
■ Distinguer les éléments de mémorisation (mémoire, bancs
● conception de registre) et les composants standards (opérations
● methodologie
● Automate
arithmétiques, filtres numériques) pour prévoir l’utilisation de
bibliothèques.
Simulation en VHDL
■ Décomposer les composants sous forme d’automate à états
Synthèse de VHDL
finis
■ On peut alors soit coder directement l’automate en VHDL
soit décomposer à nouveau cet automate en un contrôleur et
un chemin de donnée
■ Pour les traitements hautement pipelinés (stream
processing), on utilisera plutôt une description des différents
étages de pipeline interconnectés.
- p. 32/44
Notion d’automate
inputs
Le langage VHDL ■ Un automate est
Exemples VHDL
systématiquement
● conception
décomposé en:
● methodologie
● Automate
■ Un état (ensemble de
registre)
Simulation en VHDL
transition
■ Trois fonctions:
Synthèse de VHDL
◆ Transition: sensible aux
entrée et à l’état, met à jour mealy State
l’état.
◆ Moore: sensible à l’état,
met à jour des sorties moore
◆ Mealy: sensible aux entrée
et à l’état, met à jour des
sorties
outputs
- p. 33/44
Codage d’un automate en VHDL (exemple)
Rappel d’éléctronique ■ N’utiliser que des signaux // Gestion du registre d’état avec reset synchrone
PROCESS(clk)
Le langage VHDL
(pas de variables). Que BEGIN
Exemples VHDL
des types simples IF rising_edge(clk) THEN
IF reset = ’1’ THEN
● conception
(STD_LOGIC_*), de state <= INIT;
ELSE state <= state_next;
● methodologie préférence non resolu. END IF;
● Automate
END PROCESS;
● Synthèse de VHDL ■ Décomposer le matériel
Simulation en VHDL
en l’état (tous les éléments //Fonction de transition
PROCESS (state, input1, input2)
Synthèse de VHDL
mémorisés entre deux BEGIN
CASE state IS
cycle d’horloge) et les WHEN IDLE =>
autres signaux. IF i1 = ’1’

state_next <= WRITE;
ELSE
■ Écrire un processus state_next <= IDLE;
sensible à l’horloge qui END IF;
met à jour les registres WHEN READ =>

state_next <= IDLE;
d’état
WHEN OTHER =>
■ C’est la fonction de state_next <= IDLE;
transition de l’automate. END CASE;
- p. 34/44
Codage d’un automate en VHDL (suite)
Rappel d’éléctronique ■ Pour la fonction de Moore

Le langage VHDL
de l’automate (c’est
Exemples VHDL
similaire pour la fonction
[...]
● conception
de Mealy): Écrire un //Equation concurrente (data-flow)
S1 <= a + b * C;
● methodologie
● Automate
processus sensible à l’état S2 <= a - b;
● Synthèse de VHDL qui calcule les sorties.
// Fonction de Moore
Simulation en VHDL
■ La manière la plus propre: PROCESS (STATE)
BEGIN
Synthèse de VHDL
Décrire le data-path CASE state IS
WHEN IDLE =>
comme des affectations out1 <= S1;
entre signaux en dehors out2 <= S2;
des processus (inférence WHEN READ =>

out1 <= S1;
systématique du matériel out2 <= S1;
pour le calcul sur les WHEN OTHER =>
out1 <= S2;
données) out2 <= S2;
END CASE;
Décrire l’affectation END;
des sorties comme une
simple affectation entre
signaux. - p. 35/44
Synthèse de VHDL
Rappel d’éléctronique ■ La plaie: l’inférence accidentelle de registres.

Le langage VHDL
■ dès qu’un signal n’est pas affecté dans tous les chemin de
Exemples VHDL
contrôle. PROCESS(S1,state)
● conception PROCESS(S1,state) BEGIN
● methodologie BEGIN IF state = ’INIT’ THEN
● Automate IF state = ’INIT’ THEN Out1 <= S1;
● Synthèse de VHDL Out1 <= S1; ELSE
END IF; Out1 <= ’0’;
Simulation en VHDL
END; END IF;
Synthèse de VHDL
END;
⇒ Compter les registres

■ Boucle à contrôle constant acceptée (déroulées à la
compilation).
■ Clause Wait acceptée uniquement pour l’horloge.
■ En principe, il existe un standard IEEE pour le VHDL

synthétisable. En pratique, chaque outil synthetise des
sous-ensembles légèrement différents.
■ Principaux outils de synthèse pour les Asics: Mentor
Graphics, Synopsys, Cadence.
- p. 36/44
niveaux description VHDL
Rappel d’éléctronique ■ Description structurelle.

Le langage VHDL ◆ Proche des schématiques traditionnelles des concepteurs
Exemples VHDL
◆ Blocs inter-connectés.
■ Description comportementale.
Simulation en VHDL
● niveaux description VHDL ◆ Proche de la programmation traditionnelle
● Principe de la simulation
événementielle ◆ exécution séquentielle d’instructions
● Le temps symbolique ∆
● Signal et variable
● Le temps physique ■ Cette classification ne correspond pas exactement à notre
● Principe du moteur de
simulation décomposition intuitive: description algorithmique/description
Synthèse de VHDL
architecturale
- p. 37/44
VHDL de niveau transfert de registre
Rappel d’éléctronique ■ Une description de niveau transfert de registre est une description
Le langage VHDL
de la structure du circuit, mais qui abstrait les opérateurs.
Exemples VHDL
■ On peut parler de “registre” (sans dire exactement quel type),
d’additionneur, etc.
Simulation en VHDL
● niveaux description VHDL
■ N’est pas forcément du VHDL structurel.
événementielle
● Le temps symbolique ∆ ■ Ce sous ensemble de VHDL doit pouvoir être synthétisé par les
● Le temps physique outils commerciaux (Synopsis, Cadence, etc.) selon une
simulation
sémantique définie par le standard.
Synthèse de VHDL
→ C’est une plate forme solide pour la synthèse haut niveau.
- p. 38/44
Principe de la simulation événementielle
Rappel d’éléctronique ■ Le système est représenté comme un ensemble de

Le langage VHDL
processus (process) qui s’exécutent en parallèle
Exemples VHDL
■ On veut simuler des processus parallèles sur une machine
séquentielle.
Simulation en VHDL
● niveaux description VHDL ■ Nouvel objet pour communiquer entre programmes
événementielle séquentiels: le signal
● Le temps physique
■ Moteur de simulation:
● Principe du moteur de ◆ Le simulateur exécute tous les processus dans un ordre
simulation
Synthèse de VHDL
quelconque.
◆ Lorsqu’un signal partagé par plusieurs processus est
modifié, on enregistre sa nouvelle valeur, le signal
conservant temporairement sa valeur.
◆ Lorsque tous les processus ont été exécutés, on modifie
les valeurs des signaux partagés
◆ on incrément le temps symbolique (+1∆) et on
recommence jusqu’à convergence
- p. 39/44
Le temps symbolique ∆
Rappel d’éléctronique ■ Le temps symbolique permet d’ordonner des événements

Le langage VHDL
simultanés à partir de leurs dépendances.
Exemples VHDL
■ Une affectation à un signal: Sig1 <= Sig2 est instantanée
mais la valeur de Sig1 est modifiée après 1 ∆
Simulation en VHDL
● niveaux description VHDL ■ Un "événement" possède donc une date complète
événementielle composée d’une date physique (ex: 1h 04m 17s) et d’une
● Signal et variable date symbolique (ex: 4∆)
simulation
Synthèse de VHDL
- p. 40/44
Signal et variable
Rappel d’éléctronique ■ Du fait de sa sémantique spécifique, le signal se comporte

Le langage VHDL
très différemment d’une variable
Exemples VHDL
■ On peut en avoir une vision intuitive comme representant la
"valeur d’un fil physique au cours du temps"
Simulation en VHDL
● niveaux description VHDL ■ Pour qu’un signal conserve une valeur d’un cycle à un autre
événementielle il faut mettre en place explicitement un mécanisme de
● Signal et variable mémorisation qui sera interprété comme un registre.
simulation
■ Pour faciliter la simulation on peut aussi introduire des
Synthèse de VHDL
variables dans les processus.
■ Les variables sont locales aux processus, leur affectation est
instantanée, elles conservent leur valeur au cours du temps
comme dans un langage de programmation
Sig1 <= Sig2 ; V ar1 := V ar2 ;
Sig3 <= 3; V ar3 := 3;
- p. 41/44
Le temps physique
process ...
Le langage VHDL ■ Le temps physique permet de ...
Exemples VHDL simuler l’écoulement du temps begin
Conception de circuits en VHDL réel S <= A+B;
Simulation en VHDL ■ Il ne peut avancer qu’avec les
instruction wait et after wait on A;
événementielle (points de synchronisation, point R:=S;
d’arrêt): A<= R;
● Le temps physique wait 10 ns
Sig1 <= 25 after 100 s
simulation
B<= A;
wait until rising_edge(Clk)
Synthèse de VHDL wait until rising_edge(Clk);
■ Entre deux points de if (R > 1023) then
synchronisation, le temps Counter <= 127
physique n’avance pas else
(l’affectation des signaux est
COUNTER <=Counter-1;
différée).
end if;
■ Le processus est (implicitement)
wait until rising_edge(Clk);
une boucle infinie avec au moins
ISO <=COUNTER * 7
un point d’arrêt.
end process; - p. 42/44
Principe du moteur de simulation
Rappel d’éléctronique ■ Chaque processus possède une liste de sensibilité qui

Le langage VHDL
indique si il doit être "réveillé" ou pas.
Exemples VHDL
Changement d’une valeur d’un signal utilisé
Conception de circuits en VHDL Changement du temps physique
Simulation en VHDL
■ Le moteur effectue de manière répétitive les tâches
événementielle
suivantes:
1. Choisit la date courante
● Principe du moteur de 2. Positionne les signaux à leurs nouvelles valeurs
simulation
Synthèse de VHDL
3. Pour chaque processus
teste la condition de reprise du point d’arrêt
Si elle est vérifiée, le processus est réveillé et
exécuté jusqu’au prochain point d’arret
- p. 43/44
Compilation de Vhdl
Rappel d’éléctronique ■ Pour être simulé, un programme VHDL est

Le langage VHDL ◆ Compilé
Exemples VHDL
◆ "Élaboré" (≃édition de liens). Lors de l’élaboration les
opérations élémentaires utilisées sont implémentées par
Simulation en VHDL
des librairies fournies par l’outil de simulation, leur
Synthèse de VHDL
● Compilation de Vhdl
implémentation peut poser problème.
◆ Simulé. Pour cela il nécessite un "test bench" qui fournit
les entrées et l’horloge au composant simulé (stimuli).
■ Si il est écrit de manière synthétisable, il peut être:
◆ synthétisé (synthèse logique)
◆ simulé après synthèse
◆ placé (placement-routage)
◆ simulé après placement routage.
■ Une description destinée à la simulation efficace d’un circuit

est très différente d’une description destinée à la réalisation.
VHDL synthétisable propose un compromis entre les deux.
- p. 44/44

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