Comportement électrique

de la
Porte CMOS

Alain GUYOT

TIM A

DEA MICROÉLECTRONIQUE

((33) 04 76 57 46 16
: Alain.Guyot@imag.fr
http://tima-cmp.imag.fr/~guyot
Techniques de l'Informatique et de la Microélectronique
pour l'Architecture. Unité associée au C.N.R.S. n° B0706 électrique 97
 Dimensionnement électrique

On a vu des familles de portes et des stratégies de dessin pour

minimiser # transistors et capa parasites
minimiser surface de silicium
On veut maintenant fonction logique
minimiser les délais

Moyen: schéma à transistors

- Adapter la taille Wdes transistors
L
transistors dimensionnés
à la charge à contrôler

Besoin : masques
- Modèle pour calculer
les dimensions optimales
électrique 98
 Comportement électrique

•Modélisation
•Etablissement des équations
•Fonctionnement d'un inverseur en statique
•Détermination du seuil logique
•Courant statique
•Seuil et immunité au bruit

•Inverseur en dynamique
•Considérations simplificatrices
•Calcul des capacités parasites
•Dimensionnement d'une chaîne d'inverseurs
•Dimensionnement de portes logiques
•Latch-Up
électrique 99
 MOS: modélisation du volume

e
W

n+ L n+ y

(p)

1- On néglige les bords

2- On néglige z
x
S G D

n+ L n+ y

(p)

x
électrique 100
 Comportement physique à admettre
La quantité Q de porteurs attirés de la source sous la grille est linéairement proportionnelle au
champs électrique vertical produit par Vgs ( on ne prend pas en compte la tension du substrat )

Vgs +
-
quantité de porteurs
S
substrat Q = ε (Vgs - Vt)
e

La vitesse de déplacement vde ces porteurs dans le canal est linéairement proportionnelle
au champs électrique horizontal produit par Vds (on néglige la vitesse de saturation)

Vds
- + Mobilité µ Silicium GaAs
S D Electron 700 cm2 /Vs 4000 cm2 /Vs
Trous 230 cm 2 /Vs 200 cm2 /Vs

( la tension du substrat, l'Effet de Substrat , l'effet "Early sont négligés dans les circuits LOGIQUES)
électrique 101
 MOS: établissement des équations
V ds
S V gs G D
dy

n+ n+ y
(p) V (y)
x
ε dQ = ε W dy ( gs -
dQ =
e
W dy ( V gs - V (y) - Vt ) I ds =
dt e dt
V V (y) - V t )
tension tension
surface du condensateur vitesse des porteurs
capacité/unité de surface/V capacité/unité de surface/V

d V (y) µε
V gs - V (y) - V t ) Vdy
dy d (y)
v= = µE=- µ Ids = W(
dt dy e
champ électrique facteur de mérite de la technologie
mobilité des porteurs
électrique 102
 MOS: intégration des équations
V ds
S V gs G D
dy
µε
=2K
e n+ n+ y
V (y)
L

µε
(V gs - V (y) - V t ) Vdy
d (y) équation différentielle
Ids =
e
W

y y
⌠ ⌠
  d V (y) Pas de constante d'intégration

⌡
Ids = 2
⌡
K W (V gs - V (y) - V t ) dy car V (0) = 0
0 0

Ids y = 2K W [(V gs - Vt ) V (y) - 12 V (y) 2 ] Pour y = L on a V (y) = V ds

Ids =2K W
L
[ (V gs - Vt ) V ds - 1
2
V ds 2 ] Equation du mode ohmique ou linéaire
électrique 103
 MOS: modèles possibles
ue quadratique
linéaire 2
miq

2 (Vgs - V t ) Vds - V ds
Oh

1
R =
2 K (V gs-V t)
❶ ❷
sans modulation de profondeur (simpliste) 2 *(Vgs - V t )
sans pincement du canal (irréaliste)

générateur de courant
tangente au sommet

❸ ❹
Vgs - V t modèle pour circuits analogiques
avec régulation du courant par pincement avec influence de V ds sur la longueur
sans modulation de la longueur du canal électrique 104
 MOS: résumé des 3 modes

Bloqué: V gs < Vt
Ohmique: V gs > Vt et V gd > Vt
2
Ids = 2K W ( Vgs - Vt)Vds - Vds
L 2
R = 1
(zone ohmique)
2 K (V gs- Vt)
Saturé : V gs > Vt et V gd ≤ V t 2
( Vgs- Vt) ( Vgs- Vt) - V
( gs- Vt)
Ids = 2K W
L 2
Ids = K W (V gs- Vt) 2
L
électrique 105
 Facteur de Gain K
µε
K = facteur de gain de la technologie =
2e
µn = mobilité des électrons ≈ 690 cm V
2 -1
s
-1

µp = mobilité des trous ≈ 230 cm V

2 -1 -1
s
ε = permitivité du SiO 2 ≈ -5 -1

e = épaisseur du SiO 2 ≈
35 10 µF
-3
2 10 cm
cm
= 200 Å } même pour N et P
-1 -1 -2
unité de K = µF V s = µA V
Remarque importante :
-5
K n = 690 35 10
-2

-3
≈ 60 µA V La température et la
2 2 10 saturation de vitesse
-5
dégradent ces valeurs
K p = 230 35 10 ≈ 20 µA V
-2

2 2 10
-3 de 50%
électrique 106
 Applications cunutesques (1)

5V 5V
K n ≈ 40 µA V -2
S D

K p ≈ 16 µA V -2 G L p = 1µ L n = 1µ
V Tn ≈ 1,0 V
W p = 1µ G W n = 1µ
D S
VTp ≈ 1,5 V

bloqué bloqué
ohmique ohmique
saturé saturé

Imax = µA Imax = µA
électrique 107
 MOS: I ds /V gs

Ids Gm =
∂ Ids
∂ V gs

te
cs
Transconductance

=
ou gain du transistor

ds
V
Courant d'inversion faible (petit signal)

V gs > V t ⇒ I ds

Vt V gs

Ids = K W
L
(V gs- Vt) 2
Gm ≈ 2 K W
L
(V gs- Vt)
électrique 108
 MOS: I ds /V gs

2
Ids =K W
L
V ds
Ids saturation
Saturé
V gs = 5V
que
mi

V gs = 4V
Oh

Ids L R
V gs = 3V
R= =
V ds W V gs ≥V tn
V ds
électrique 109
Zones de fonctionnement du MOS

5V MOS N

V gs = V tn
saturé
(bloqué
du côté
V ds

du drain)
partout
bloqué

tn
ohmique

Vt - V
(bloqué
gs

n
Vg V nulle part)
=
s=

d
Vd

0
0 V tn V gs 5V
électrique 110
5V MOS P
ohmique
(bloqué

tp
Vt - V
nulle part)

gs

p
Vg V
=
s=

partout
bloqué
Vd
saturé
V ds

(bloqué
du côté
du drain)

V gs = V tp
0
0 V gs 5V- Vtp 5 V
électrique 111
 Zones de la caractéristique de transfert de
l ’inverseur
5V

V gs = V tn
c f

p
5V

Vt
-
gs
S

V ds pour le N
V ds pour le P

V
G

-
5V
=
ds
V
D a d

-
V
Entrée Sortie

5
Sortie
5V -

n
Vt
-
gs
D

V
s=
b g

Vd
e
G S 0
- V tp 0 Vtn 2,5 V 5V - Vtp 5V
0V
Entrée V gs pour le N
5V - V gs pour le P électrique 112
Les 5 régimes de P ohmique
l'inverseur A B
P ohmique

logique N bloqué
N saturé
A

5V P saturé
N saturé

B C

N saturé P saturé
tu ue

C
sa iq
ré

P bloqué
P hm

m ré

D
ue
oh atu
o

iq
P

N ohmique
N Ns
N bloqué

P bloqué
P saturé

D
E
E
0
N ohmique
0 V tn 2,5 V 5 V - V tp 5V électrique 113
 Programme PASCAL simulant un inverseur
chargeant un condensateur

for I := 1 to N_ITER do
Begin
T := T + dT ;
Vin := SignalEntree ( T ) ;
if Vin < Vtn then Idsn := 0
else if Vout <= Vin - Vtn
then Idsn := KN * (2 * (Vin - Vtn) - Vout )) * Vout
else Idsn := KN * (Vin - Vtn) * (Vin - Vtn) ;
if Vin > 5 - Vtp then Idsp := 0
else if Vout >= Vin - Vtp
then Idsp := -KP * (2 * (Vin -(5 - Vtp)) - (Vout - 5)) * (Vout - 5)
else Idsp := -KP * ( Vin - 5 - Vtp) * ( Vin - 5 - Vtp) ;
Vout := Vout - DT * (Idsp + Idsn) / C
end;

électrique 114
 Caractéristiques de transfert de l'inverseur
ou variation du seuil logique (1)
5V
5V Wn W Κn
α= Ln
p
* Κp
G Wp Lp
p Κp
Lp rapport des

α2 = 0,1
géométries

α2 = 10
α2 = 1
Sortie

Entrée Sortie
rapport des
Vc Vc mérites

n Wn Κ
n
G Ln 5V- V tp
0V 0 Entrée
0 V tn 2,5 V 5V électrique 115
 Seuil logique de l'inverseur (2)
V DD V DD
Ids sat p
p Ids sat p
Entrée Sortie
Vc =1
Ids sat n
Vc n Vc
Ids sat n
0V 0V

W 2
Courant de saturation L→ ∞ Ids sat = K
L
V gs - V T

Remarque: si on tient compte de la saturation de vitesse des porteurs, le courant Ids sat devient

Courant de saturation L →0 Ids sat = v lim ε W Vgs - V T

e

V
Courant ohmique IDS Ω = K W V gs - V T - ds V ds
L 2 électrique 116
 Seuil logique de l'inverseur (3)

µε Wn
K= Kn Ln
2e α= ∗
K p Wp
Lp

I ds −sat − n ( Vc − Vtn )
=1 α =1
I ds −sat − p ( Vdd − Vc − Vtp )

Vdd − αVtn − Vtp

Seuil de commutation Vc =
1+ α

V
si α = 1, V c ≈ dd = 2,5 Volt
2 électrique 117
 Courant statique de l'inverseur

V dd

Marge de
bruit NM 1
Ishort
La puissance dissipée
Seuil de quand les 2 transistors MOS
Vc commutation conduisent est généralement
négligeable devant celle de
la charge et décharge des
Marge de capacités parasites
bruit NM 0

0
I ds −sat − n
=1 0 V tn 2,5 V 5 V - V tp 5V µε
I ds −sat − p K=
2 2e
Wn  Vdd − Vtn − Vtp 
I ds −short = K n  
 + α 
Ln  1  électrique 118
 Applications cunutesques (2)
A- Pour un inverseur , calculer:

K n ≈ 40 µA V -2 1- Le courant statique
traversant l'inverseur au
K p ≈ 16 µA V -2
seuil de commutation
Vc = 2,5 V
2- Le courant maximum fourni
ßn= 4 par le transistor P en commutation
V Tn ≈ 1,0 V
3- Le courant maximum absorbé
VTp ≈ 1,5 V par le transistor N en commutation V dd
5V

B- Pour une marge α = 1/2, calculer le rapport des

tailles entre transistor N et transistor P d'un OU ratio
(cours portes CMOS non complémentaires)
électrique 119
 Prise en compte du temps (1)

3,75 mA

Vout in
Vout
In
V

in
In = Ip

V
Ip

Statique Dynamique
électrique 120
 Prise en compte du temps (2)

On constate expérimentalement que la pente est assimilable à une droite

électrique 121
 Immunité au bruit (1)
gain =
δ V entrée= -1
δ V sortie
Vdd
Vdd immunité au bruit =

G Marge de
p bruit NM 1 Bruit toléré

Bruit généré
sortie
Entrée Sortie Seuil de
commutation
Somme des marges

Excursion logique
n Marge de
G bruit NM 0
0 NM 0+ NM 1
0V 0 V tn 2,5 V 5V - V tp 5V Vdd
entrée
électrique 122
 Tolérance et sources de bruit (2)

V dd
NM 1
V dd -VTp sortie 1
Bruit par couplage
capacitif
valeur
gain > 1 non
logique Bruit par couplage
résistif (alimentations)
NM 0

sortie 0
V Tn
Bruit thermique
0
V dd Bruit dû aux particules
ligne

dégrade toujours
V ss

doit restaurer
électrique 123
 Qu'est-ce que le délai

Le retard à la propagation d'un circuit, logique ou

délai, est le temps mis par un changement de l'état
logique d'un signal d'entrée du circuit pour induire un
changement de l'état logique de sa sortie

Pourquoi les portes ont-elles un délai

Un circuit est formé de couches conductrices séparées
par des isolants qui constituent des capacités.
Les éléments actifs sont des transistors qui ne laissent
passer qu'un courant faible.

électrique 124
 Evaluation temporelle

La prédiction des délais est essentielle pour vérifier à l'avance

que le circuit obéira aux spécifications quand il sera fabriqué.

Comment prédire les délais (sans fabriquer le circuit)

❶ - Simulation électrique exhaustive

- Coûteuse ou impossible
- Effets de mémorisation
❷ - Simulation électrique du chemin critique
- Repérer le chemin critique
- Sensibiliser le chemin critique

❸ - Donner une définition et une expression du Délai des portes

- Cumulative (Délai chemin = Σ délais portes du chemin)
- Simple à formuler
- Précise (± 5% de la simulation électrique) électrique 125
 Remarques préliminaires
Augmenter la taille de tous les transistors ne change pas le délai

Définition du délai d'un porte: temps qui sépare les événements 1 et 2

1 - entrée franchit un seuil
2 - sortie franchit un seuil même seuil pour toutes les portes

V dd
Seuil de délai ≠ seuil logique ⇒ On prend
2

a b c d

délai = d 1 + d 2 + d
b d2 c d 3 V dd
d1 d3
a 2
électrique 126
 Remarques préliminaires (2)

Le délai dépend des capacités parasites et des transistors

qui limitent le courant destiné à les charger ou décharger.

Il est assez facile de calculer les capacités parasites.

Le problème est donc de donner un modèle simple pour les

transistors.

électrique 127
 État de l'art en modélisation des délais

• Modèle RC: Les transistors en commutation sont remplacés par un réseau de

résistances équivalentes et d'interrupteurs.
• Modèle IC: Les transistors en commutation sont remplacés par un réseau de
générateurs de courant et d'interrupteurs.
• Modèle tabulé: Les portes sont "précaractérisées" à partir de simulations
électriques préalables prenant en compte les différentes charges de sortie et les
différentes pentes d'entrée possibles.
• Modèle polynomial: Le délai et la pente de sortie sont approchés à l'aide d'un
polynôme prenant en compte la pente d'entrée, la capacité de la charge et les
dimensions des transistors.
• Modèle explicite: Le délai est approché à l'aide d'un polynôme prenant en
compte la pente d'entrée, les dimensions des capacités parasites et des
transistors et les caractéristiques de la technologie.

électrique 128
 Etablissement du modèle IC (exemple)

Vdd V dd
Sortie

p I p Sortie
Entrée
Vc
n
In
0V CL 0
Entrée
Somme des
capacités T↓ T↑
parasites

1
T↓ = Vc CL
On observe que l'inverseur est
un générateur de courant déclenché
⇒ I sat n
1
par le passage du seuil T↑ = Vc CL
I sat p électrique 129
 Modèles possibles
pour le dimensionnement

Vdd équations Vdd

du MOS
+ Wp 2

interrupteur I sat p= K p p (Vdd -VTp-V c)

capacités L
variables

Wn
I sat n= K n (Vdd -VTn-V c)
Ln

Simpliste: Trop complexe Bon compromis

ne rend pas nécessite logiciel permet le calcul
compte des délais Eldo, HSpice, … de dimensions
électrique 130
 Modèle IC (2)
V dd V dd
Ids sat p Ids Ω p
I=0 Ids sat n Ids Ω n

I=0 CL CL CL CL
début de fin de début de fin de
charge charge décharge décharge

V dd
Vdd - V Tp
V dd
2
V Tn

T↑ T↓
V dd 1 V dd 1
T↑ = CL T↓ = CL
2 I sat p 2 I sat n
électrique 131
 Modèle RC pour canaux courts (3)
V dd
V dd - V Tp
V dd
2
V Tn

T↑ T↓
V dd 1
T↓ =
V dd 1
T↑ = CL CL
2 I sat p 2 I sat n

I sat = v lim C ox W V dd - V T ( canal court ⇒ vitesse limite des porteurs)

T ↑=
V dd 1 CL ⇒ ↑
T =R
CL
V dd - V T v lim C ox W W
technologie
Varie peu avec Vdd } assimilé à R
électrique 132
 Considérations simplificatrices
(en dynamique)

1- Les points de fonctionnement d'une porte logique sont 0v etVdd

2- Le courant disponible en sortie d'une porte n'est important
que lorsque l'une des branches est bloquée.
3- Pendant la grande majorité de la charge de la capacité de sortie,
la branche qui conduit est saturée.

4- A partir de ce moment, la tension d'entrée ne varie plus beaucoup,

et on peut considérer que le courant de sortie est constant

5- On peut donc assimiler une porte à un générateur de courant Isat

déclenché lorsque la tension d'entrée passe un seuil
électrique 133
 Calcul des paramètres du modèle
vers
d'autres
Wp portes Wp
Lp Lp
C in C out C in C out

C conn C conn
Wn Wn
Ln Ln

porte 1 porte 2

1- Calculer les capacités de sortie Cout

2- Calculer les capacités Cin des portes en aval et Cconn des connexions
3- Calculer le W/L équivalent du réseau P
4- Calculer le W/L équivalent du réseau N
électrique 134
 Capacités parasites de l'inverseur (1)

V dd Les capacités de drain Cgd

comptent pour entrée et sortie.
C gs s
C oxyde = w Wn

p La capacité des diffusions Cdiff

d est q Wn
Entrée Sortie w et q sont des constantes
C gd dépendant du style de dessin et de la
d technologie
n C diff-sub
s
C gs
0V
électrique 135
 Capacités parasites de l'inverseur (2)

C gs transistor pour le P C gs = C gd = W p L C ox
Wp P 2

L
pour le N C gs = C gd = W n L C ox
2
Lc Capacités d'entrée:

entrée C gd sortie C gs + C gd du transistor P +

C gd C gs + C gd du transistor N
Lc
Capacités de sortie:
L
Wn transistor C gd du transistor P +
C gs N C gd du transistor N +
capacités de diffusion
électrique 136
 Application cunutesque (3)
V dd = 5 V
10µ Isat p = 200 µA
Isat n = 640 µA
1µ
C ox = 170 nF cm -2

3µ
C j = 30 nF cm -2
entrée sortie
Calculer
1- Cin et Cout
3µ 2- Le délai de l'inverseur non chargé
3- Le délai avec une sortance de n
1µ 4- La puissance dissipée à 50 Mhz
3µ
diff n C in = nF C out = nF tlim = ps
V ss = 0 V tchargé = ps Pdyn = W
électrique 137
 Corrections & Conclusions (1)
1- Calcul de C in et C out
C in = ( 3µ + 10µ ) * 1 µ * 170 nF * 10 µ ≈ 2 200 nF 10
-8 -2 -8

C out = 1/2 * C in + ( 3µ + 10µ ) * 3 µ * 30 nF * 10 µ ≈ 2 200 nF 10

-8 -2 -8

Conclusion: Pour l'inverseur les capacités Cin & Cout sont équivalentes

2- Calculer le délai d'un inverseur non chargé

C out V dd C out
T↑ = Vc =
-6
≈ 30 ps
I sat p 2 10 * 200 * 10
C out V dd C out
T
↑ = Vc =
-6
≈ 30 ps
I sat n 2 3 * 640 * 10
Conclusion: Par construction les temps de montée et descente de l'inverseur
équilibré (Isat p = Isat n ) sont les mêmes
Un inverseur non chargé a un délai indépendant de sa taille ⇒
vitesse limite de la technologie électrique 138
 Corrections & Conclusions (2)
3- Calcul du délai avec une charge équivalente à n inverseurs
V dd C out + n* C in
T↑ ≈ 30 * ( n + 1) ps
↑ =
2 I sat
Conclusion: Le délai est la somme d'un délai interne et d'un délai de
charge

4- Calcul de la puissance dissipée à 50 MHz par un inverseur chargé

2
CV
Energie stockée dans la capacité parasite =
2
Cette énergie est dissipée une fois par cycle d'horloge.
6 2
P = 1/2 * 50 10 * V dd* (C in + C out )
6 2 -8 -6
P = 1/2 * 50 10 * 5 * (2 200 + 2 200) 10 ≈ 27 500 nW ≈ 27 10 W
Conclusion: Le taux d'activité des portes est faible électrique 139
 Sortance importante (1)

-1 ?
C0 C n >> C 0

On veut réaliser l'adaptation entre une porte (petite) et une charge

capacitive élevée avec un délai T de la porte d'adaptation aussi
court que possible

Augmenter la taille des transistors de la porte d'adaptation

augmente le délai de la porte précédente.

⇒ Il faut des étages d'adaptation

électrique 140
 Adaptation des charges (2)

C0 C1 Ci C n >> C 0

Quel est l'optimum

peu de portes
à délai long
? beaucoup de
portes à délai
court

électrique 141
 Adaptation des charges (3)

1+f 1 1+f i 1+f n

C0 C1 Ci Cn >> C0

C i+1 ème
Soit f i = . Le délai du i inverseur est Ti ↓↑ = (1 + f i ) Tlim
n
Ci n n
On a : Π f i = C n ; On veut minimiser Σ Ti ↓↑ proportionnel à Σ (1 + f i )
i=1 C0 i=1 i=1
Cn
Le minimum est obtenu pour fi =
n
Cn ( )
ln C 0
C 0 soit n = ln (f i )
fi + 1
ce qui revient à minimiser n (f i + 1) ≈ obtenu pour 1+ 1 - ln(f i ) = 0
ln (f i ) fi

électrique 142
 Adaptation des charges (4)

1+f 1 1+f i 1+f n

C0 C1 Ci C n >> C 0

1+ 1 – ln ( f )i = 0 donne f i ≈ 3,5 et ln ( f i ) ≈ 1,3

fi
fi + 1
On observe de plus que varie de moins de 10% entre 3 et 5
ln (f i)

1 Cn
Donc n = 
1,3
ln ( C0
)
électrique 143
Visualisation du minimum (tableur)

4.5

4.3

fi + 1
4.1 ln (f i )

3.9

3.7

3.5

2 2.5 3 3.5 4 4.5 5 5.5 6

électrique 144
 Conservation du seuil logique
V dd
p W
a Pour conserver le équivalent
L
b p si on met 2 transistors en série,
il faut doubler le W
n n

V dd
V dd
Ids sat n Ids sat n Ids Ω n
p p

a n CL CL CL
b n

début de fin de
décharge décharge
électrique 145
 Application cunutesque (4)

Pour le même seuil V c et le même courant que l'inverseur,

calculer les capacités C in et C out des portes ci-dessous

type de porte C in C out

-8 -8
22 10 nF 22 10 nF

électrique 146
Entrance importante

plus lente

plus
rapide

électrique 147
Quel est le circuit le plus rapide ?

v a b c

électrique 148
 Latch up (1)

Thyristor
+

te
et
+

ch
anode

gâ
p gâchette
n
p
n -
cathode

électrique 149
 Latch up (2)

V dd
V dd

Rn
N N P+ N+ P P
βp
βn Rn
βp βn
Rp Rp
latéral vertical

Réduire βn * βp
Réduire Rn + Rp
Mettre un prise substrat tout les 40µ au maximum
Epitaxie sur P+, isolation par tranchées remplies d'oxyde, …
électrique 150