GROUPE ?

 FONCTIONNEMENT DU FLEXRAY

Généralité sur le fonctionnement

 L'accès au bus est partagé, périodiquement, entre deux segments: le segment

statique (pour les flux périodiques, pour les messages critiques) et dynamique

(pour les flux apériodiques, les messages moins importants).

• Dans le segment périodique, l'accès se fait suivant un mécanisme TDMA: (Time-

Division Multiple Access) : le temps est partagé entre les différents nœuds du

réseau. C'est uniquement pendant le (ou les) intervalle(s) de temps alloué(s) que

l'un des nœuds peut transmettre un message, à destination de tous les autres.
• Dans le segment apériodique, l'accès se fait suivant le FDMA: Flexible TDMA, qui consiste à gérer des

priorités par temps d'attente.

• Par exemple, un nœud de transmission de messages aux freins serait dans la portion statique, alors qu'un nœud

de transmission d'informations sur le système audio serait dans la portion dynamique.

 Le respect des frontières temporelles de ces intervalles est primordial et doit être garanti sur l'ensemble du

réseau. Des mécanismes du protocole permettent d'assurer une vision consistante d'un temps global sur

l'ensemble du réseau.
Schéma du Cycle du fonctionnement du flexray
 2- l’horloge

 Le système FlexRay se compose d'un bus et d'ECU ( unité de commande électronique ). Chaque ECU a
une horloge indépendante. La dérive de l'horloge ne doit pas être supérieure à 0,15% de l'horloge de
référence, de sorte que la différence entre l'horloge la plus lente et la plus rapide du système ne dépasse
pas 0,3%. Cela signifie que, si ECU-s est un émetteur et ECU-r est un récepteur, alors pour chaque 300
cycles de l'émetteur, il y aura entre 299 et 301 cycles du récepteur. Les horloges sont resynchronisées
assez fréquemment pour s'assurer que cela ne pose aucun problème. L'horloge est envoyée dans le
segment statique.
 3. Bits sur le bus

 A chaque fois, un seul ECU écrit sur le bus . Chaque bit à envoyer est maintenu sur le bus pendant 8 cycles d'horloge
d'échantillonnage. Le récepteur conserve une mémoire tampon des 5 derniers échantillons et utilise la majorité des 5
derniers échantillons comme signal d'entrée. Les erreurs de transmission à cycle unique peuvent affecter les résultats près
de la limite des bits, mais n'affecteront pas les cycles au milieu de la région à 8 cycles. Bits échantillonnés La valeur du
bit est échantillonnée au milieu de la région de 8 bits. Les erreurs sont déplacées vers les cycles extrêmes et l'horloge est
suffisamment synchronisée pour que la dérive soit faible. (La dérive est inférieure à 1 cycle pour 300 cycles et pendant la
transmission, l'horloge est synchronisée plus d'une fois tous les 300 cycles).
 4. Bits échantillonnés

 La valeur du bit est échantillonnée au milieu de la région de 8 bits. Les erreurs sont déplacées vers
les cycles extrêmes et l'horloge est suffisamment synchronisée pour que la dérive soit faible. (La
dérive est inférieure à 1 cycle pour 300 cycles et pendant la transmission, l'horloge est synchronisée
plus d'une fois tous les 300 cycles).
4. Cadre
Toute la communication est envoyée sous forme de trames. Le message se compose d'octets , regroupés de la manière suivante:
•Signal de début de transmission (TSS) - bit 0
•Signal de début de trame (FSS) - bit 1
•m fois:
•Signal de début d'octet 0 (BSS0) - bit 1
•Signal de début d'octet 1 (BSS1) - bit 0
•0ème bit du i -ème octet
•1er bit du i- ème octet
•2ème bit du i -ème octet
•...
•7ème bit du i -ème octet
•Signal de fin de trame (FES) - bit 0
•Signal de fin de transmission (TES) - bit 1
Si rien n'est communiqué, le bus est maintenu à l'état 1 (haute tension), de sorte que chaque récepteur sait que la communication a commencé lorsque la tension
chute à 0.
Le destinataire sait quand le message est complet en vérifiant si BSS0 (1) ou FES (0) a été reçu.
Notez que 8 cycles par bit n'a rien à voir avec les octets. Chaque octet prend 80 cycles pour être transféré. 16 pour BSS0 et BSS1 et 64 pour ses bits. Notez
également que BSS0 a la valeur 1 et BSS1 la valeur 0.
5. Synchronisation d'horloge
Les horloges sont resynchronisées lorsque le signal voté passe de 1 à 0, si le récepteur était soit en état de repos, soit
en attente de BSS1.
Comme la synchronisation est effectuée sur le signal voté, de petites erreurs de transmission pendant la
synchronisation qui affectent les bits de limite peuvent fausser la synchronisation pas plus d'un cycle. Comme il y a
au plus 88 cycles entre les synchronisations (BSS1, 8 bits du dernier octet, FES et TES - 11 bits de 8 cycles chacun) et
que la dérive d'horloge n'est pas supérieure à 1 pour 300 cycles, la dérive peut fausser l'horloge pas plus d'un cycle.
De petites erreurs de transmission lors de la réception peuvent affecter uniquement les bits de limite. Donc, dans le
pire des cas, les deux bits du milieu sont corrects, et donc la valeur échantillonnée est correcte.
Voici un exemple de cas particulièrement grave - une erreur lors de la synchronisation, un cycle perdu en raison d'une
dérive d'horloge et d'une erreur de transmission.
Erreurs survenues dans l'exemple:
•En raison d'une erreur d'un bit lors de la synchronisation, la synchronisation a été retardée d'un cycle
•L'horloge du récepteur était plus lente que celle de l'émetteur, le récepteur a donc manqué un cycle (marqué X). Cela
ne se reproduira pas avant la prochaine synchronisation en raison des limites de la dérive d'horloge maximale
autorisée.
•En raison d'une erreur d'un seul bit lors de la transmission, un bit a été voté à tort près du résultat.
Malgré tant d'erreurs, la communication a été reçue correctement.
Les cellules vertes sont des points d'échantillonnage. Tous sauf le premier sont synchronisés par le front 1-> 0 dans le
fragment de transmission montré.