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Circuits Programmables FPGA
Circuits Programmables FPGA
EMD semestriel
On souhaite faire la synthèse d'un décodeur 3 vers 8 avec les sorties actives au niveau bas.
V=0? Y7
entity exol is
port( xl, x2, x3, sel: in stdjogic;
y: out stdjogic);
end entity exol;
SEL
OUT
C1X
SUP
comparateur INF
4 bit
B EGAL
BON COURAGE
212
UNIVERSITE DJILLALI LIABES DE SIDI BEL ABBES Année universitaire 2017- 2018
FACULTE DE GENIE ELECTRIQUE
Département des Télécommunications
Master Académique / Semestre 1 : Systèmes des télécommunications
Matière : Circuits programmables FPGA
> iv P - v J3
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Y
Exercice 2
1.
SEL
2. Le processus P est-il combinatoire car il n'est pas par une horloge et ne contient pas des
bascules.
3. Additionneur complet 1 bit :
Y= f= X1©X2®X3 si sel=l
*- Y=d=(X10X3).X2 + Xl.X3 si sel=0
Exercices
Library ieee ;
Use ieee.stdjogic_1164.all ;
Entity exercice2 is
port( A, B, SEL,CLK : in stdjogic; SEL
Out: out stdjogic);
End exercice2;
Entrées Sorties
A3,B3 A2,B2 Al,Bl AO, BO A_SUP_B A_INF_B A.EGALJB
A3>B3 X X X 1 0 0
A3<B3 X X X 0 1 0
A3=B3 A2>B2 X X 1 0 0
A3=B3 A2<B2 X X 0 1 0
A3=B3 A2=B2 Al>Bl X 1 0 0
A3=B3 A2=B2 Al<Bl X 0 1 0
A3=B3 A2=B2 Al=Bl Ao>Bo 1 0 0
A3=B3 A2=B2 Al=Bl AO<BO 0 1 0
A3=B3 A2=B2 Al=Bl AO=BO 0 0 1
2.
iibrarylEEE;
use IEEE.STD_LOGIC_1164.all;
entity comparator^bit is
portf
a : in STD_LOGIC_VECTOR(3 downto 0);
b : in STD_LOGIC_VECTOR(3 downto 0);
égal : out STD_IOGIC;
sup : out STD_LOGIC;
inf : out STD_LOGIC );
end comparator_4bit;
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