TP VHDL Année Universitaire 2020-2021

TP 2 : Multiplexage

On désire réaliser un multiplexeur 8 vers 1 permettant de sélectionner l’une des entrées (E0,
E1, E2, E3, E4, E5, E6 et E7) qui sont codées sur N bits à partir de l’entrée de sélection (sel)
codée sur 3 bits. N étant un paramètre générique strictement positif.

E0 N
E1 N
E2 N
E3 N Multiplexe N
ur S
E4 N
E5 N 8-1
N
E6
E7 N

Sel(1) Sel(0)
Sel(2)

Travail demandé :

1) Proposer une description VHDL d’un multiplexeur 4 vers 1 (pour des données sur 1 bit)
2) Proposer une description VHDL structurelle d’un multiplexeur 4 vers 1 (pour des
données sur N bits).
3) a- Proposer un schéma structurel d'un multiplexeur 8 vers 1 en utilisant 3 multiplexeurs
4 vers 1 (pour des données sur N bits).

b- En déduire une description VHDL structurelle d'un multiplexeur 8 vers 1 (pour des
données sur N bits). Pour ceci, définir un package «Mux4N_PKG » qui contient la
déclaration du composant multiplexeur 4 vers 1 (pour des données sur N bits).
c- Ecrire un test bench de ce multiplexeur

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