Correction_TD FPGA ISET Nabeul

Correction TD n°01

Exercice 1 :
Un PAL qui possède 3 variables d’entrées, et deux termes
OU avec chaque terme OU comporte 4 termes ET :
f1(a, b, c)  a.b.c  a.b.c  a.c  0
f2 (a, b, c)  a.b.c  a.b.c  0  0

Exercice 2 :
Réaliser un additionneur complet avec un PAL :
Si  Ai .Bi .R i 1  Ai .Bi .R i 1  Ai .Bi .R i 1  Ai .Bi .R i 1
R i  Ai Bi R i 1  Ai Bi R i 1  Ai Bi R i 1  Ai Bi R i 1

Exercice 3 :

f (A, B, C)  A.B.C  A.B.C  A.B.C  A.B.C

Exercice 4 :
Réaliser un multiplexeur 4à1 en utilisant un FPLA:
S  V.(C1.C0.(E0)  C1.C0.(E1)  C1.C0.(E2)  C1.C0.(E3))

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Exercice 5 :
Réaliser un compteur modulo 8 synchrone en utilisant un FPLA séquentiel :

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