ORGANISATION DES MEMOIRES CHP III

Chapitre III
ORGANISATION DES MEMOIRES

A SEMI-CONDUCTEURS
3.1. Généralités
3.1.1. Définition & utilisation
Les mémoires à semi-conducteurs sont des circuits électroniques

intégrés permettant d'enregistrer des mots binaires sous une forme permanente ou
temporaire. Elles sont construites à partir des matériaux en silice (SiO2) ou en Arséniure
de Gallium (GaAs).
Barrette de RAM de 64 MB
Dans un système à base de µP, le contenu de la Mémoire est composé

de 2 types d’informations indispensables pour la programmation :
- Une ou plusieurs suites d’instructions à exécuter ;
- des données devant être traitées par le programme.
Architecture des Microprocesseurs – Janvier 2012 III - 1

Ir. Paul KAPULULA MUMBA Dubois
Dans un système à base de Microprocesseurs, les mémoires sont utilisées à deux
niveaux distincts :
a) Au niveau de l’unité centrale mémoires internes

A l’origine, il s’agissait des mémoires à tores, à cause de leur fabrication mécanique
assez laborieuse, elles ont été progressivement abandonnées aujourd’hui par des
mémoires à semi-conducteur qui se présentent sous forme de circuits intégrés. Elles
sont de faible capacité de stockage et relativement à accès rapide (accès direct). On les
appelle également « mémoires centrales (MC) ou mémoires principales (MP) ».
Elles contiennent des instructions du programme en cours d’exécution et des données

associées à ce programme.
Physiquement elles se décomposent en 2 grandes catégories : Les mémoires vives ou

mémoires volatiles (RAM) et les mémoires mortes ou mémoires non volatiles (ROM)

b) Au niveau des périphériques mémoires externes
Ces mémoires sont indispensables pour l’établissement des instructions d’un programme
à partir d’un périphérique. Ce sont généralement des mémoires à forte capacité,
relativement lentes et à accès séquentiel. Toutes ces mémoires portent le nom général
de mémoires de masse.
On distingue dans cette catégorie :
- les mémoires à cartes perforées ;
- les mémoires à bandes perforées ;
- les mémoires à bandes magnétiques ;
- les mémoires à cartouches ;
- les mémoires à disques souples (disquettes 5 ¼, disquettes 3 ½);
- les mémoires à disques durs ;
- les mémoires à disques compacts ou optiques (CD-ROM, DVD-ROM, Flash
disques).
3.1.2. Méthodes d’accès & Supports physiques
Il existe différents types ou méthodes d’accès suivant les fonctions mémoire désirées:
• Accès séquentiel (temps d’accès linéaire) : pour accéder à une donnée, il faut
parcourir toutes celles qui la précèdent. Ex : bandes magnétiques.
• Accès direct ou aléatoire ou sélectif (temps d’accès constant) : la donnée
possède une adresse propre qui permet de la localiser directement. Ex :
mémoire RAM.
• Accès semi- séquentiel ou mixte : C’est une combinaison entre l’accès direct et
l’accès séquentiel (ex : Disque dur). Pour un disque magnétique, l’accès à la piste
est direct, puis l’accès au secteur est séquentiel.
• Accès par contenu ou accès associatif (temps d’accès constant) : la donnée est
identifiée par une clé de recherche dans une table (mémoire cache).
Types des supports physiques des mémoires :

- Puces à semi-conducteurs (Mémoire centrale, mémoire cache, …);
- Supports magnétiques (bandes magnétiques, disques durs, disques souples, …);
- Supports optiques (CD-ROM, DVD, VCD, …);

3.1.3. Eléments caractéristiques
Les principales caractéristiques sont : l’adresse, la capacité, le temps

d’accès, le cycle mémoire (temps entre deux accès successifs), le débit et la volatilité.
- La capacité : c’est le nombre total de bits que contient la mémoire. Elle s’exprime
aussi souvent en bits ou en octet.
- Le format des données : c’est le nombre de bits que l’on peut mémoriser par
case mémoire. On dit aussi que c’est la largeur du mot binaire mémorisable.
- Le temps d’accès : c’est le temps qui s’écoule entre l’instant où on a lancé une
opération de lecture/écriture en mémoire et l’instant où la première donnée est
disponible sur le tampon entrée/sortie.
- Le temps de cycle ou cycle mémoire : il représente l’intervalle minimum qui

sépare deux demandes successives de lecture ou d’écriture. Le temps de cycle
est égal au temps d’accès éventuellement additionné du temps de
rafraîchissement ou de réécriture pour les mémoires qui nécessitent ces
opérations.
- Le débit : c’est le nombre maximal de données lues ou écrites par seconde.
- Volatilité : la mémoire est volatile, si les données stockées s’échappent après

l’interruption de l’énergie électrique.
3.1.4. Hiérarchie des mémoires
La mémoire est constituée dans l’ordre croissant : du bit, de l’octet, du

bloc, de l’enregistrement et du fichier.
Plus on s’éloigne du µP et plus la capacité et le temps d’accès des

mémoires augmentent. On utilise donc des mémoires de petite capacité mais très rapide
pour stocker des données dont le µP se sert le plus et on utilise des mémoires de
capacité importante mais beaucoup plus lente pour stocker les données dont le µP se
sert le moins.
On rencontre :
• Bascule : mémoire élémentaire très rapide et à très faible capacité.

• Registre : mémoire pouvant stocker un mot binaire. Il peut être intégré dans le
µP. Il sert à la mémorisation des opérandes et des résultats intermédiaires (5ns).
• Antemémoire ou mémoire cache : sert de mémoire tampon entre le µP et la
mémoire centrale en mémorisant les données les plus utilisées (15 ns).

• Mémoire centrale ou mémoire principale : très utilisée pour le rangement des
données; Elle contient les instructions du programme à exécuter (60 ns).
• Mémoire d’appui ou mémoire d’arrière –plan : C’est la mémoire intermédiaire
entre la mémoire centrale et la mémoire de masse (100 ns).
• Mémoire de masse : ou mémoire périphérique, il sert de système d’archivage.
Elle a une grande capacité de stockage.

3.2. Structure des mémoires à semi-conducteurs
3.2.1. Constitution
Les mémoires se présentent sous forme des circuits intégrés et peuvent

peut –être assimilées à un ensemble des « N » registres (cases mémoires) dans
lesquels sont rangées les données en groupe (mots binaires) ayant chacun « n »
éléments binaires.
La capacité ou la taille de la mémoire est de N x n eb.
Pour utiliser toute la surface de la puce, les cellules mémoires doivent être réparties en
colonnes (profondeur de la mémoire) et en lignes (largeur de la mémoire) sous forme
de matrice. Chaque mot binaire (case mémoire) est affecté d’une adresse qui indique
son emplacement.
Le nombre de lignes d’adresses dépend donc de la capacité de la mémoire : k adresses

permettent d’adresser 2k cases mémoires. Exemple : 8 bits d’adresses permettent
d’adresser 256 cases mémoires (registres).
Dans le cas général, il existe plusieurs boîtiers mémoire sur la carte, tous
branchés sur le même bus données. Dans ce cas, il est nécessaire de construire un
signal qui permettra à un seul boîtier d'accéder au bus de données. Ce signal est appelé
« chip select » (CS : sélection de boîtier) ou « chip enable (CE : validation de boîtier). Il
faut créer autant de CS qu'il y a de boîtiers mémoires (CS0, CS1, CS2, …).
En-1 E1 E0 : entrées de données
Tampons d’entrée
Entrées d’adresses
D
Ao Ak-1 RD/WR Cs Vcc
E Registre 0
C
O Registre 1
---
D
A0 E Registre 2
A1 U
R C.I.
--- A --- Mémoire
Ak-1 D --- N x n eb.
R ---
E
S
S Registre N-1 ----
E
En-1/Sn-1 …… E1/S1 E0/S0 M
Tampons de sortie
CS : entrée de sélection du circuit

--- RD/WR : entrée de sélection de lecture/ écriture
Sn-1 S1 S0 : sorties de données
Profondeur Adresse. contenus des cases mémoires
009H 14H
---- ---
003H 05H
002H A4H
001H 05H
000H 7EH
Largeur des cases mémoire

équivalente à la taille du bus de données de la mémoire
Remarque
- Un plan mémoire est l'assemblage de plusieurs boîtiers pour former une mémoire de plus
grande capacité.
- L'assemblage horizontal (en largeur) permet de réaliser des mémoires de mots plus grands,
les boîtiers partagent le même bus adresses et de contrôle.
- Tandis que l'assemblage vertical (en profondeur) augmente la capacité (taille) mémoire du
micro-ordinateur, les boîtiers partagent le même bus de données.

3.2.2. Ecriture & Lecture dans une mémoire
Le contenu de chaque case mémoire (registre) est soumis soit à

l’écriture, soit à la lecture.
L’opération d’écriture consiste à mettre un nouveau mot binaire dans un registre.

- on place la donnée à écrire à l’entrée ;
- on fournit l’adresse du mot binaire à la sortie du décodeur d’adresses ;
- on donne l’ordre d’écriture (RD/WR=0 et Cs=0) et les tampons de sortie sont
déconnectés.
Chronogramme d’écriture
L’opération de lecture consiste à sortir le mot binaire en mémoire et à l’envoyer là où

il sera utilisé.
- on fournit l’adresse du mot binaire ;
- on donne l’ordre de lecture (RD/WR=1 et Cs=0) et les tampons d’entrée sont
déconnectés. Le mot sélectionné apparaît en sortie.

Chronogramme de lecture en mémoire
3.3. Les mémoires vives (Random A

Access
cess Memories : RAM)
Ce sont des mémoires volatiles, généralement utilisées pour stocker les informations
variables (données) dans un système à µP. On peut y lire, y écrire à volonté. On
rencontre dans cette famille des :
- RAM statiques (SRAM)
- RAM dynamiques (DRAM).
3.3.1. SRAM
Un bit mémoire d'une RAM statique est composé d'une bascule (Flip flop). Tant que le
circuit est alimenté, l'information est sauvegardée.. Chaque bascule contient 4 à 6
transistors.
Les transistors T3 et T4 servent d'interrupteurs et sont passants lorsque ce point mémoire est
sélectionné. Lors d'une écriture, une tension appliquée sur X et son inverse provoque le
positionnement de Q et de . La lecture se fait à l'aide d'un amplificateur
icateur de lecture.
Architecture des Microprocesseurs

rocesseurs – Janvier 2012 III - 9
point mémoire statique point mémoire dynamique
Exemple des RAM Statiques sur le marché :
TYPE CAPACITE CONFIGURATION N° DE

(Kbps) BROCHES
i2114 4 1K x 4 18
HM6116 16 2K x 8 24
HM6167 16 16K x 1 20
HM6168 16 4K x 4 20
HM6264 64 8K x 8 28
µPD43256 256 32K x 8 28
Avantage : trèss rapide, simple d’utilisation.

Inconvénient : compliqué à réaliser.
3.3.2. DRAM
Une RAM dynamique stocke un bit d'information sous la forme d'une charge. Elle utilise
pour cela l'effet capacitif de certaines fonctions des semi-conducteurs
semi conducteurs. Basée sur la
charge de condensateurs grille substrat d’un transistor MOS (condensateur
condensateur chargé = 1,
condensateur déchargé = 0) 0
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rocesseurs – Janvier 2012 III - 10
Le transistor T1 sert d'interrupteur et est passant lorsque ce point mémoire est sélectionné. Une
tension appliquée à T1 charge le condensateur ou le décharge. Le transistor T2 permet la lecture
de la cellule. Ligne de données Sélection Transistor MOS
condensateur
3.3.3. Autres mémoires

- SDRAM (Synchronous DRAM) : qui est une DRAM dont l'accès est synchrone; c'est a
dire que chaque requête mémoire se fait en un seul cycle d'horloge.
- DRAM EDO (Extended data Output) : Elle est structurée comme la DRAM, à une petite
différence près : un petit circuit a été ajouté, qui agit comme une minuscule zone de
stockage ou tampon servant à sauvegarder les adresses. Ce tampon reçoit l’adresse de
la prochaine donnée à lire ou à écrire avant même que la donnée précédemment lue ou
écrite ait été traitée.
3.3.4. Comparaison
Une Cellule mémoire d'une RAM dynamique occupe 4 fois moins de place que celle
d'une RAM statique.
TYPE RAM 1976 1978 1980 1983 1986 1990 1992

DRAM 4KB 16KB 64KB 256KB 1MB 4MB 16MB
SRAM 2KB 4KB 16KB 64KB 256KB 1MB 4MB
Cependant, la charge stockée dans le condensateur élémentaire fuit (résistance de fuite)

et au bout de quelques millisecondes, elle est presque entièrement perdue.
Pour préserver cette donnée, il faut la rafraîchir toutes les 2 ms : cycle de lecture
écriture qui rétablit l'information.
Avantages : plus grande densité d’intégration et moins coûteuse qu'une RAM statique
(plus rapide).
Inconvénient : Mais il faut un circuit supplémentaire de rafraîchissement. Le
rafraîchissement retarde les accès à la mémoire (1 à 5%).
Application : réalisation de la mémoire vive des ordinateurs (barrettes mémoire SIMM :
Single In-line Memory module).
3.4. Les mémoires mortes (ROM : Read Only Memories)
3.4.1. Définition
Elles permettent de stocker des données invariables (instructions du

programme). Elles sont exclusivement réservées à la lecture et aucune donnée ne peut
y être écrite en en fonctionnement normal.
On rencontre dans cette famille : des ROM à masque perforée (MROM);

des ROM programmables (PROM) ; des ROM programmables électriquement et
effaçables optiquement (EPROM) ; des ROM programmables et effaçables
électriquement (EEPROM) ; etc.
3.4.2. Mémoire morte programmée par masque (MROM)
Matrice d'une ROM

La mémoire ROM est composée d'une grille dont les lignes sont reliées aux
colonnes par des diodes ou des transistors. L'adresse sélectionne une ligne. La donnée
est reçue sur les colonnes (le nombre de colonnes fixant la taille des mots mémoire).
Une mémoire de 1024 octets aura donc 1024 lignes et 8 colonnes (capacité en
bits de la mémoire : 1.024 x 8 = 8.192 bits).
L'utilisateur fournit au constructeur un masque indiquant les intersections dans la grille

où l'on doit placer une diode ou un transistor. La mémoire ROM est programmée par
masque.
Inconvénients
- Écriture impossible ;
- Modification impossible (toute erreur est fatale) ;
- Délai de fabrication masque : 3 à 6 semaines ;
- Obligation : fabrication en grandes quantités.
3.4.3. Mémoires mortes programmables (PROM : Programmable ROM)

Pour pallier les deux derniers inconvénients, on a cherché à réaliser des
mémoires ROM programmable par l'utilisateur. Ce sont les PROM : Programmable ROM.
Les liaisons à diodes ou à transistors de la ROM sont remplacées par des fusibles ou
des diodes où la jonction peut être claquée. La programmation d'une PROM, c'est-à-dire
son chargement par les données ou le programme de l'utilisateur, se fait par un
programmateur de PROM.

Initialement, toutes les rangées et les colonnes sont connectées (0 en chaque point
mémoire). Durant le processus de programmation, le programmeur génère des
impulsions qui ont pour effet de claquer les fusibles ou les diodes aux emplacements
prescrits, générant ainsi des « 1 ».
Avantages des PROMs

- Densité, non volatile et vitesse élevée comme pour les ROM ;
- Claquage en quelques minutes ;
- Coût relativement faible ;
- Compatibilité du brochage avec les ROM.
Inconvénients
- Écriture impossible ;
- Modification impossible (toute erreur est fatale).
Pour faciliter la mise au point d'un programme ou tout simplement permettre une
erreur, il serait intéressant de reprogrammer une PROM. Pour cela, la technique du
claquage ne le permet pas et de plus génère des déchets dans le silicium. Ce qui
provoque un vieillissement prématuré de la mémoire.
3.4.4.
Mémoires mortes effaçables et programmables (EPROM :
Erasable PROM)
Appelée aussi UVPROM : ROM programmable électriquement
avec un programmateur et effaçable par exposition à un rayonnement ultraviolet
pendant 30 minutes.
Avantages : reprogrammable par l’utilisateur et non volatile

Inconvénients : Impossible de sélectionner une seule case mémoire à effacer, son
effacement touche tout le contenu de la mémoire.
L’écriture est beaucoup plus lente que sur une RAM. (environ 1000 fois plus)

3.4.5. Mémoires mortes programmables et effaçables électriquement
(EEPROM : Electricaly Erasable PROM)
C’est une version améliorée de l’EPROM. Elle permet la

programmation individuellement d’un mot case mémoire sans toucher aux autres. On
l’appelle également mémoire flash ou mémoire réinscriptible à volonté. Utilisé pour le
Bios pouvant être mis à jour par l’utilisateur (bios flash)
Avantages :
Comportement d'une RAM non Volatile.
Programmation et effacement mot par mot possible.
Inconvénients :
Très lente pour une utilisation en RAM.
Coût de réalisation élevé.
3.5. CONNEXIONS DES MEMOIRES
3.5.1. Connexion Microprocesseur - Mémoire

3.5.2. Connexion de Plusieurs boîtiers mémoires sur les bus d’un µP
Les boîtiers mémoires possèdent une broche notée CS ou CE. Lorsque cette
broche est active (état bas), le circuit peut être lu ou écrit. Lorsqu’elle est inactive (état
haut), le circuit est exclu du service : ses broches de données D0 à D7 passent à l’état
de haute impédance : tout se passe comme si la mémoire était déconnectée du bus de
données du µP, d’où la possibilité de connecter plusieurs boîtiers mémoires sur un
même bus : un seul signal CS doit être actif à un instant donné pour éviter les conflits
entre les différents boîtiers.
• Connexion avec un décodeur
• Connexion de 2 Circuits ROM 2764 de capacité 8K x 8 au bus de données du µP

de taille 16 bits :
Le décodeur d’adresse réalise la fonction d’activation CS ou CE des circuits mémoires

suivant expression :
Ainsi notre mémoire répondra bien aux adresses allant de 000 hexa à 1FFF hexa. Mais
elle ne forcera ses sorties sur le bus de données que lorsque l’activation du signal de
lecture RD provoquera l’activation des sorties (Output Enable, OE).

Pour obtenir une largeur de 16 bits avec des circuits intégrés qui n’ont que 8 bits de
largeur, il suffit de mettre deux boîtiers en parallèle.

• Connexion de trois boîtiers mémoire d’une capacité de 8 Ko chacun (13 lignes
d’adresses) sur un bus d’adresse de 16 bits :

3.5.3. Décodage d’adresses mémoires
Les trois bits A13, A14 et A15 utilisées précédemment fournissent en fait 8
combinaisons, de 000 à 111, d’où la possibilité de connecter jusqu’à 8 boîtiers mémoire
de 8 Ko sur le bus. La mémoire totale implantée devient donc de 8 × 8 Ko = 64 Ko :
valeur maximale possible avec 16 bits d’adresses.
Pour cela, il faut utiliser un circuit de décodage d’adresses, dans ce

cas : un décodeur 3 vers 8.

3.6. Notion de cache mémoire
3.6.1. Problème
L’écart entre le µP et la mémoire centrale ne cesse de s’accroître. En effet, les
composants mémoire bénéficient des mêmes progrès technologique que les µP, mais le
décodage des adresses et la lecture/écriture d’une donnée sont des étapes difficiles à
accélérer. Ainsi, le temps de cycle processeur décroît plus vite que le temps d’accès
mémoire entraînant un goulot d’étranglement. La mémoire n’est plus en mesure de
délivrer des données aussi rapidement que le processeur est capable de les traiter. Il
existe donc une latence d’accès entre ces deux organes.
3.6.2. Principe
Depuis les années 1980, une des solutions utilisées pour masquer cette
latence est de disposer une mémoire très rapide entre le µP et la mémoire centrale
(MC). Elle est appelée cache mémoire. On compense ainsi la faible vitesse relative de la
mémoire en permettant au µP d’acquérir les données à sa vitesse propre. On la réalise à
partir de cellule SRAM de taille réduite (à cause du coût). Sa capacité mémoire est donc
très inférieure à celle de la mémoire principale (MP) et sa fonction est de stocker les
données les plus récentes ou les plus souvent utilisées par le µP. Au départ, la cache
mémoire était intégrée en dehors du µP mais elle fait maintenant partie intégrante du
µP et se décline même sur plusieurs niveaux.
D'une façon générale, on appelle « cache » tout dispositif matériel ou logiciel

qui stocke dans une zone d'accès rapide une copie de données en petite quantité
choisies parmi des données qui sont stockées dans une zone d'accès plus lent.

Le µP lui envoie toutes les requêtes comme s’il s’agissait de la mémoire principale :
1. Soit la donnée ou l’instruction requise est présente dans la cache et elle est alors
envoyée directement au µP. On parle de succès de cache.
2. Soit la donnée ou l’instruction n’est pas dans la cache et le contrôleur de cache envoie
alors une requête à la mémoire principale. Une fois la donnée récupérée, il la renvoie
au µP tout en la stockant dans la cache. On parle de défaut de cache.
La cache mémoire n’apporte un gain de performance que dans le premier cas. Sa

performance est donc entièrement liée à son taux de succès.
Les ordinateurs récents possèdent plusieurs niveaux de mémoire cache :

La mémoire cache de premier niveau (appelée L1 Cache, pour Level 1 Cache) est
directement intégrée dans le processeur. Elle se subdivise en 2 parties :
a) La première est le cache d'instructions, qui contient les instructions issues de la
mémoire vive décodées lors de passage dans les pipelines.
b) La seconde est le cache de données, qui contient des données issues de la mémoire
vive et les données récemment utilisées lors des opérations du processeur.
Les caches du premier niveau sont très rapides d'accès. Leur délai d'accès tend à
s'approcher de celui des registres internes aux processeurs.
La mémoire cache de second niveau (appelée L2 Cache, pour Level 2 Cache) est située
au niveau du boîtier contenant le processeur (dans la puce). Le cache de second niveau
vient s'intercaler entre le processeur avec son cache interne et la mémoire vive. Il est plus
rapide d'accès que cette dernière mais moins rapide que le cache de premier niveau.
Architecture des Microprocesseurs – Janvier. 2012 III - 23

La mémoire cache de troisième niveau (appelée L3 Cache, pour Level 3 Cache) est située
au niveau de la carte mère.
Tous ces niveaux de cache permettent de réduire les temps de latence des différentes
mémoires lors du traitement et du transfert des données. Pendant que le processeur
travaille, le contrôleur de cache de premier niveau peut s'interfacer avec celui de second
niveau pour faire des transferts de
de données sans bloquer le processeur. De même, le cache
de second niveau est interfacé avec celui de la mémoire vive (cache de troisième niveau),
pour permettre des transferts sans bloquer le fonctionnement normal du processeur.
N.B.
Une cache est placée entre deux organes possédant des vitesses différentes. Quelquefois la cache
est matérielle, mais plus souvent elle est logicielle. Les caches ne sont parfois utilisées que pour
emmagasiner de données,, elles peuvent posséder également leur propre logique leur permettant de
se vider et lire d'avance (prefetch) ce qu’on
qu risque d'avoir besoin plus tard.
Architecture des Microprocesseurs – Janvier.

Janvier 2012 III - 24
3.7. MEMOIRE FIFO
Il existe un autre type de mémoire vive : la file d'attente ou FIFO. Cette

abréviation signifie « First In First Out », soit premier entré premier sorti.
Une file dispose de deux bus de données distincts en entrée et en sortie. L'accès n'est pas
aléatoire, l'ordre en sortie est identique à celui en entrée. Il n'y a pas d'adressage.
L'utilisateur peut écrire dans la FIFO si le premier étage est libre et lire la FIFO que si le
dernier étage est occupé.
Une file est constituée de n registres à décalage comptant chacun m cases. Le nombre n
correspond à la largeur des mots, alors que m est la profondeur de la file ou sa capacité. Un registre
interne indique l'état (libre ou occupé) de chacun des étages. La logique de contrôle décale
automatiquement chaque étage occupé vers un étage libre.
*
** **
Architecture des Microprocesseurs – Janvier. 2012 III - 25


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ORGANISATION DES MEMOIRES

3.1.1. Définition & utilisation

Les mémoires à semi-conducteurs sont des circuits électroniques

Dans un système à base de µP, le contenu de la Mémoire est composé

Architecture des Microprocesseurs – Janvier 2012 III - 1

a) Au niveau de l’unité centrale mémoires internes

Elles contiennent des instructions du programme en cours d’exécution et des données

Physiquement elles se décomposent en 2 grandes catégories : Les mémoires vives ou

Architecture des Microprocesseurs – Janvier 2012 III - 2

3.1.2. Méthodes d’accès & Supports physiques

Types des supports physiques des mémoires :

Architecture des Microprocesseurs – Janvier 2012 III - 3

Les principales caractéristiques sont : l’adresse, la capacité, le temps

- Le temps de cycle ou cycle mémoire : il représente l’intervalle minimum qui

- Le débit : c’est le nombre maximal de données lues ou écrites par seconde.

- Volatilité : la mémoire est volatile, si les données stockées s’échappent après

3.1.4. Hiérarchie des mémoires

La mémoire est constituée dans l’ordre croissant : du bit, de l’octet, du

Plus on s’éloigne du µP et plus la capacité et le temps d’accès des

• Bascule : mémoire élémentaire très rapide et à très faible capacité.

Architecture des Microprocesseurs – Janvier 2012 III - 4

Architecture des Microprocesseurs – Janvier 2012 III - 5

Les mémoires se présentent sous forme des circuits intégrés et peuvent

La capacité ou la taille de la mémoire est de N x n eb.

Le nombre de lignes d’adresses dépend donc de la capacité de la mémoire : k adresses

CS : entrée de sélection du circuit

Sn-1 S1 S0 : sorties de données

Profondeur Adresse. contenus des cases mémoires

Largeur des cases mémoire

Architecture des Microprocesseurs – Janvier 2012 III - 7

Le contenu de chaque case mémoire (registre) est soumis soit à

L’opération d’écriture consiste à mettre un nouveau mot binaire dans un registre.

L’opération de lecture consiste à sortir le mot binaire en mémoire et à l’envoyer là où

Architecture des Microprocesseurs – Janvier 2012 III - 8

3.3. Les mémoires vives (Random A

Architecture des Microprocesseurs

Exemple des RAM Statiques sur le marché :

TYPE CAPACITE CONFIGURATION N° DE

Avantage : trèss rapide, simple d’utilisation.

Architecture des Microprocesseurs

3.3.3. Autres mémoires

TYPE RAM 1976 1978 1980 1983 1986 1990 1992

Cependant, la charge stockée dans le condensateur élémentaire fuit (résistance de fuite)

3.4. Les mémoires mortes (ROM : Read Only Memories)

Elles permettent de stocker des données invariables (instructions du

On rencontre dans cette famille : des ROM à masque perforée (MROM);

3.4.2. Mémoire morte programmée par masque (MROM)

Matrice d'une ROM

Architecture des Microprocesseurs – Janvier 2012 III - 12

L'utilisateur fournit au constructeur un masque indiquant les intersections dans la grille

3.4.3. Mémoires mortes programmables (PROM : Programmable ROM)

Architecture des Microprocesseurs – Janvier 2012 III - 13

Avantages des PROMs

Avantages : reprogrammable par l’utilisateur et non volatile

Architecture des Microprocesseurs – Janvier 2012 III - 14

C’est une version améliorée de l’EPROM. Elle permet la

3.5. CONNEXIONS DES MEMOIRES

3.5.1. Connexion Microprocesseur - Mémoire

Architecture des Microprocesseurs – Janvier 2012 III - 15

• Connexion avec un décodeur

• Connexion de 2 Circuits ROM 2764 de capacité 8K x 8 au bus de données du µP

Le décodeur d’adresse réalise la fonction d’activation CS ou CE des circuits mémoires