Chapitre 3 Technologies HW Dimplémentation de SE

Module Technologies des Systèmes Embarqués CI-GBM2, S1
Module Technologies
Chapitre -3-
des Systèmes Embarqués Technologies
2ème année Cycle Ingénieur en GBM, d’implémentation Hardware
Préparé par : Semestre 1 des Systèmes embarqués
Slim Ben Othman &
Ahmed Karim Ben Salem
Objectifs du chapitre
o Comprendre les circuits intégrés, leurs rôles et leurs classifications dans les systèmes
embarqués.
o Maîtriser les technologies des circuits logiques programmables à savoir les SPLD, CPLD
et FPGA, en comprenant leur structure et leur évolution au fil du temps.
o Avoir une connaissance sur les méthodologies de conception, synthèse et validation
Plan :
o Circuits intégrés Circuits intégrés
o Technologies des circuits logiques programmables
o SPLD
o CPLD
o FPGA
o Exercices d’application
o Méthodologies de conception
(Chapitre III) Cours Technologies des Systèmes Embarqués, CIGBM2-S1 3
Support prepare par : Slim Ben Othman, Ahmed Karim Ben Salem 1
Introduction Introduction
• Du composant au système complexe, • Cibles logicielles

divers niveaux d'abstraction • Microprocesseur,
• Microcontrôleur,
• DSP, …
• Cibles matérielles
• ASIC,
• FPGA, …
Des solutions universelles qui • Cibles mixtes
permettent l’orientation
automatique vers l’une ou • Systèmes monopuces (SoC)
l’autre de ces cibles • FPGA à base de processeurs, …
d’implantation
(Chapitre III) Cours Technologies des Systèmes Embarqués, CIGBM2-S1

1970 1980 1990 2000 2005+ 5 (Chapitre III) Cours Technologies des Systèmes Embarqués, CIGBM2-S1 6
Classification des circuits intégrés Circuit intégré spécifique à une application (ASIC)
• Circuit conçu sur demande :

Logic • convient uniquement pour les applications à fortes contraintes de temps et/ou
d’espaces et destinées à un grand marché (vente de grandes quantités)
• Time-to-market très important et coût NRE très élevé
Standard Logic ASIC
Programmable
Gate Arrays Cell-Based IC Full Custom
Logic Devices
SPLD CPLD FPGA
(Chapitre III) Cours Technologies des Systèmes Embarqués, CIGBM2-S1 7 (Chapitre III) Cours Technologies des Systèmes Embarqués, CIGBM2-S1 8
Circuit intégré spécifique à une application (ASIC) Circuit intégré spécifique à une application (ASIC)
Full-custom/VLSI
• L’implémentation des circuits numériques est effectuée à la base avec du • VLSI : Very Large Scale Integration
silicium selon plusieurs couches (10 voire plus) • Toutes les couches sont optimisées pour l’implémentation numérique
• Les circuits numériques diffèrent selon leurs aptitudes à l’adaptation par d’un système embarqué particulier
l’utilisateur • Placement des transistors
• Entièrement sur demande (Full-custom/VLSI) • Dimensionnement des transistors
• Semi-spécifiques (Semi-custom ASIC) • Routage
• Circuits programmables (PLD (Programmable Logic Device)) • Avantages
• Excellentes performances, faible taille et faible consommation
• Inconvénients
• Coût NRE élevé (ex. 300K$) et time-to-market très important
Semi-custom PLD (Programmable Logic Device)
• Les couches basses sont entièrement ou partiellement construites • Toutes les couches existent déjà
• Les concepteurs auront à définir le routage et éventuellement rajouter • Les concepteurs peuvent acheter le composant sur le marché
d’autres modules • Ils doivent élaborer les connexions à l’intérieur du circuit (soit par leurs
• Avantages créations ou leurs destructions) pour implémenter les fonctionnalités
désirées
• Bonnes performances, bonne taille, coût NRE moins élevé que les circuits Full-
custom (10K$ à 100K$) • Field Programmable Gate Array (FPGA) très populaires
• Inconvénients • Avantages
• Faible coût NRE et disponibilité (time-to-market faible)
• Nécessite toujours un temps important de développement (des semaines voire des
mois) • Inconvénients
• Taille plus grande, coût cher pour les grands volumes (30$ par unité), grande
consommation, moins rapide
SoC : Système sur Puce SoC : Système sur Puce
• « System on Chip » , Système sur puce, Système monopuce • Un SoC doit respecter les caractères : hétérogène, embarqué et spécialisé.
• un système complet intégré sur une seule puce, résultant de la • Concevoir un SoC demande généralement une grande expertise pour
cohabitation sur silicium de nombreuses fonctions complexes telles que • le choix de l'architecture,
des processeurs, DSP, bus, mémoires, convertisseurs, blocs analogiques, • la conception des interfaces,
etc. • la description des modules de contrôle des périphériques
• Il doit comporter, au minimum, une unité logicielle de traitement (CPU) et • le portage des systèmes d'exploitation.
doit être le plus que possible indépendant des composants externes pour • Le processus de conception repose généralement sur l'assemblage
exécuter ses tâches. automatique d'IP préconçus en utilisant des composants et des interfaces
• Un SoC peut être construit soit uniquement à partir de cœurs IP existants, L/M standards.
ou encore d’une combinaison d’IP et de cœurs faits sur mesure.
Circuit intégré spécifique à une application (ASIC)

SoC : Système sur Puce
• Le processus de conception repose généralement sur l'assemblage
automatique d'IP préconçus en utilisant des composants et des interfaces
Hw/Sw standards.
• De nos jours, les nouveaux circuits FPGA à haute densité permettent
l'intégration de systèmes complexes sur la même puce. TECHNOLOGIES DES CIRCUITS LOGIQUES
• Systèmes sur puces programmables (SoPC). PROGRAMMABLES
• Un acronyme inventé par Synopsys pour décrire tout système implémenté dans un
composant programmable (PLD) contenant au moins un élément de traitement.
Principes des Architectures & Technologies Principes des Architectures & Technologies
Technologie de programmation Fuse
• Ensemble de ressources logiques (portes, bascules, …etc) qui peuvent être • Technologie comparable à celle des PROMs
interconnectées de différentes façons. • Programmation par fusibles (comme les PROMs)
• Réalisation de fonctions booléennes sous forme d’une somme limitée de • Non reprogrammables
monômes (PAL, PLD, EPLD,...) Ou d’un réseau de cellules (FPGA)
• Technologies de programmation : Différentes technologies pour stocker la
configuration:
Fuse /
Antifuse
Programmable une seule fois (configurable)
(E)EPROM Nombre de configuration limité (x103 à x106)
SRAM Configuration réalisée à chaque mise sous tension

Fusibles
Principes des Architectures & Technologies Principes des Architectures & Technologies
Technologie de programmation Anti-Fuse Technologie de programmation (E)EPROM
• Technologie à base de condensateur, • Transistor à double grille : FAMOS (Floating gate Avalanche injection
• Création d’un court circuit entre deux lignes de métal: claquage, MOS).
• Programmation définitive, • Reprogrammable (effacement par UV ou électriquement)
• Très peu de place occupée sur le circuit, • Le but est de piéger les électrons dans la grille flottante en appliquant une
très forte tension entre la grille et la source du transistor.
Principes des Architectures & Technologies Structure des SPLD

Technologie SRAM PLA : Programmable Logic Array
• Technologie CMOS standard • Première génération de logique programmable
• Chaque bit d'une SRAM est formé par une bascule (latch) constituée par 4 • Réseaux logiques à 2 niveaux programmables (AND-OR)
à 6 transistors.
• L'information stockée peut être maintenue sans dégradation pendant une
centaine d'heures.
• Permet de programmer des
sommes de produits.
• Limité par le nombre d’entrées
• Limité par le nombre de sorties
• Limité par le nombre de termes
de produit (p-term)
Structure des SPLD Structure des SPLD

PLA : Programmable Logic Array PLA : Programmable Logic Array
PLA 4x3 avant PLA 4x3 après

programmation programmation

PAL (Programmable Array Logic) PAL (Programmable Array Logic)
• Sont programmables une seule fois. Ils utilisent la technologie des • PAL 16L8 : possibilité de 16 variables d’entrées et 8 de sorties.
mémoires PROM à fusibles.
• Ces circuits permettent de réaliser quelques fonctions logiques. La logique
disponible, pour chaque fonction, est composée de quelques produits
configurables suivis d'une porte OU (câblée fixe).
• Réseaux à 1 niveau programmable (AND programmable – OR fixe)
• PAL = Marque déposée de AMD

PAL (Programmable Array Logic) GAL (Generic Array Logic)
• Utilisation du feedback sur les sorties. • Circuits en technologie EEPROM.
• Ils comprennent un nombre plus élevé de produits (termes ET) pour
chaque fonction avec la possibilité d'utiliser un registre.
• GAL = Marque déposée de

LATTICE semiconductor.
• Similaires au PAL à
l’exception de la macro-
cellule au niveau des
sorties logiques (OLMC:
Output Logic MacroCells)
qui augmente la flexibilité.

Structure Générique Structure Générique
• Les SPLD comportent les blocs suivants : • Bloc d’entrée : fournit l’état de chaque entrée et de son complément.
• un bloc d'entrée, • Bloc combinatoire :
• une partie combinatoire constituée d'une matrice ET et d'une matrice OU, • Principe « toute fonction logique peut s’exprimer sous la forme d’une somme
• un bloc de sortie, (matrice OU) de termes produit (matrice ET) avec des variables complémentées ou
• un bloc d'entrée-sortie. non »
• Bloc d’E/S : comporte une porte 3 états et une broche d’E/S
• Bloc de sortie : appelé macro-cellule OLMC (Output Logic Macro Cell).
• Une porte OU exclusif, une bascule D,
• Des multiplexeurs et un dispositif de rebouclage sur la matrice ET,
• Des fusibles de configuration.
Structure des SPLD Structure des CPLD

Structure Générique
• Macro-cellule OLMC (Output Logic Macro Cell). • Architecture PAL hiérarchique
• Ensemble de blocs logiques LAB (Logic Array Block) composés de
macrocellules
• Une matrice d'interconnexion PIA (Programmable Interconnect Array)
• Chaque E/S est liée à une macrocellule macrocellule
E/S E/S
matrice d'interconnexion
E/S
LAB macrocellule
E/S
macrocellule
...
E/S E/S
LAB LAB
E/S E/S
...
...
E/S E/S
LAB LAB
E/S E/S
Structure des CPLD Structure des CPLD
• Les signaux des macrocellules sont utilisés localement dans leur LAB. • Matrice de connexion : Ensemble de lignes et de points de connexion,
Certains de ces signaux doivent être mis à la disposition d’autres LAB. • PIA : Programmable Interconnect Array,
• PIM : Programmable Interconnect Matrix,
• Les LAB sont interconnectés entre eux sans fonction logique particulière • UIM : Universal Interconnect Matrix,
• Modèle électrique et délais prédictibles • SM : Switch Matrix.
• PIA introduit un retard de propagation constant quelque soit le signal
transmis
E/S LAB LAB LAB LAB
• Performance temporelle prédictible.
• La phase de développement comporte deux étapes:
• Le remplissage (Fitter) qui permet d’affecter les macro cellules en fonction de
l’application : Répartition/Expansion
• Le routage qui consiste à déterminer les points de la matrice de connexion à
utiliser,
• Répartition de termes produit:

• Affecte à chaque macrocellule le nombre exact de termes produit dont elle a
besoin,
• Affecte les termes produit à partager entre les macrocellules d’un même LAB.
• Expansion de termes produit:

• Construire des expressions logiques complexes,
• Augmenter le nombre de variables d’un termes produit dans une macrocellule, CPLD ALTERA 9000
• Construire les termes produit communs à plusieurs macrocellules d’un même LAB
ou de plusieurs.
CPLD ALTERA 9000 CPLD ALTERA 9000
Structure des CPLD Structure des FPGA
• Field Programmable Gate Array
E/S
E/S
E/S
E/S
E/S
E/S
E/S
E/S
E/S
• Ensemble de cellules logiques disposées en
matrice et séparées par des canaux de routage E/S
E/S
organisés en Rangées/Colonnes. A chaque E/S

E/S
intersection se trouve un commutateur. E/S
E/S
E/S
E/S
• Arrangement Matriciel de blocs logiques avec E/S
E/S
configuration des : E/S

E/S
• Interconnexions entre les blocs logiques, E/S

E/S
CPLD ALTERA 9000 • La fonction de chaque bloc.

E/S
E/S
E/S
E/S
E/S
E/S
E/S
E/S
E/S
E/S
E/S
E/S
E/S
• Le temps de propagation dépend du routage
choisi pour réaliser l'interconnexion. canaux de routage
cellule logique
Structure des FPGA Structure des FPGA

Architecture interne Architecture interne
• IOB(Input Output Bloc)
• Indépendant des cellules logiques,
contrairement au CPLD.
• Éléments de base : porte à 3 états
• Grande sélection des modes de
fonctionnement qui sont programmable et
configurable, tels que : inversion ou non du
signal, incorporation d’une résistance de
rappel à la tension d’alimentation, choix de
type de sortie (Totem-pole, collecteur ouvert
ou 3 états), choix du temps de montée, …

Architecture interne Architecture interne
• CLB (Configurable Logic Bloc), LC (Logic Cell) ou LE (Logic Element) • CLB à base de LUT
• Constituées d’une partie combinatoire composée par un bloc de logique
combinatoire et divers multiplexeurs, et d’une partie séquentielle.
• La partie séquentielle comporte une ou deux bascules généralement de type D.
• Compte tenu du nombre de cellules logiques et de leurs structures, leur
- Accélération des Implémente toute
association permet la réalisation de n’importe quel autre type de bascule. opérations arithmétiques fonction à 4
- Détournement du variables d’entrées.
routage par connexion
directe avec la cellule
logique voisine
- Pipeline, registre, latch

- Signal d’horloge global
provenant de ressources
spécifiques.

Architecture interne Routage dans un FPGA
• Réseau d’interconnexion : • Ressources de routage avec des longueurs
A
• Doit permettre de connecter n’importe quelle différentes.

CLB à une autre ou à une cellule d’entrée- • Les interconnexions locales: Routage entre blocs
sortie. logiques
• Les interconnexions sont composées des (ex.: chaîne dédiée de retenue), B
segments verticaux et horizontaux qui • Lignes de longueur moyenne: fil de routage

encadrent chaque CLB et qui peuvent être orienté sur la largeur de plusieurs blocs
reliés entre eux par une matrice de
logiques, A
commutation. • Lignes longues: fil de routage orienté sur toute

la hauteur ou la largeur de la puce,
• Chaque segment peut être connecté à des
segments qui lui sont adjacents ou • Lignes globales: fil de routage orienté sur toute
la zone de la puce, B
perpendiculaire en utilisant des points de • Connections à haute vitesse, à biais réduit :
connexion disponible pour tous les blocs logiques,
• Habituellement utilisées pour les horloges, les => grande adaptabilité du
réinitialisations
IOB CLB
FPGA XC4000X FPGA XC4000X

Lignes
d’interconnexion
FPGA XC4000X FPGA XC4000X
Evolution des FPGA Evolution des FPGA
• Virtex-II-Pro
Xilinx VII Pro
XC2VP30 - 30 816 logic
- 2 448Kb - cells
692
- 136
Multipliers
-8
-
2
(Chapitre III) Cours Technologies des Systèmes Embarqués, CIGBM2-S1 51 (Chapitre III) Cours Technologies des Systèmes Embarqués, CIGBM2-S1 8 52
Evolution des FPGA Evolution des FPGA
Evolution des FPGA Exercices d’application F
• Fonction logique à la
sortie des LUT ? x
1 0
1 1
0 0
0 1
y
a 0 LUT11 LUT12
1 s
b 1 z
0 0
0
0 0
LUT 1 0
1 0
LUT21 LUT22
Exercices d’application Exercices d’application
• Le cœur de l'architecture • Proposer, pour chacun des cas

FPGA est un bloc logique suivants, que sera l’état des
configurable (CLB), qui signaux de sélection et
dispose d'un sous-bloc l’affectation des sorties
concernées (X, Y et Z) si on
logique combinatoire veut générer les fonctions
• Donner le contenu de la suivantes:
LUT G si on va générer la • Deux fonctions logiques L1 et L2
fonction (G1 est l’entrée à 4 variables chacune et une
fonction L3 à 3 variables.
de poids fort) suivante : • Une fonction L1 à 5 variables.
• Une fonction L1 à 4 variables et
une autre L2 qui dépend de L1
𝒁 = 𝑮𝟏 + 𝑮𝟏. 𝑮𝟐. 𝑮𝟑. 𝑮𝟒 + 𝑮𝟏. 𝑮𝟐. 𝑮𝟑 + 𝑮𝟏. 𝑮𝟐. 𝑮𝟒 et de 2 autres variables.
Méthodologies de Conception Standard
Conception Conjointe L/M

Conception au niveau Système
Conception RTL Standard
MÉTHODOLOGIES DE CONCEPTION
Validation d’une conception Validation d’une conception
• La validation d’un circuit électronique passe par trois phases distinctes : • La co-simulation L/M associe
• la simulation, • un simulateur RTL pour le matériel
• l'analyse statique du temps • un simulateur de jeu d'instructions (ISS) pour le logiciel
• la vérification sur circuit. • Une interface entre les simulateurs est nécessaire et se compose généralement
d'un bus d’interface et d’une communication interprocessus.
• Dans le processus de conception de systèmes hétérogènes, différents • Sur la base des résultats de co-simulation, le concepteur détermine s'il
langages sont requis pour étudier les différents sous-systèmes. faut continuer avec l'architecture étudiée ou d'explorer différentes
• la validation finale doit être assurée par un outil de co-simulation. architectures en choisissant un nouveau partitionnement L/M.
• une approche de simulation distribuée permettant de valider l'ensemble des • Une fois l'architecture est fixée et le système est vérifié, la synthèse des
spécifications à différents stades du processus de conception composants matériels est exécutée selon le flot de conception RTL, tandis
que les composants logiciels passent par les stades de compilation et de
débogage.
Validation d’une conception Validation d’une conception
• Exemple d’environnement de co-simulation adapté à la commande des • Simulation HIL : une technique
systèmes électriques : où des parties d'un véritable
système sont remplacées par
un modèle de simulation.
• Intégration de la simulation HIL
dans le flot de conception des
algorithmes de contrôle
numérique
l’intégration des
simulations HIL conduit à
la réduction de l'écart
entre l'étape ❸ et ❺
Backend
• Outils de Synthèse L/M dédiés aux

FPGA Xilinx

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• Du composant au système complexe, • Cibles logicielles

(Chapitre III) Cours Technologies des Systèmes Embarqués, CIGBM2-S1

• Circuit conçu sur demande :

SPLD CPLD FPGA

Circuit intégré spécifique à une application (ASIC)

(Chapitre III) Cours Technologies des Systèmes Embarqués, CIGBM2-S1 15

(E)EPROM Nombre de configuration limité (x103 à x106)

SRAM Configuration réalisée à chaque mise sous tension

Principes des Architectures & Technologies Structure des SPLD

Structure des SPLD Structure des SPLD

PLA 4x3 avant PLA 4x3 après

Structure des SPLD Structure des SPLD

Structure des SPLD Structure des SPLD

• GAL = Marque déposée de

Structure des SPLD Structure des SPLD

Structure des SPLD Structure des CPLD

Structure des CPLD Structure des CPLD

Structure des CPLD Structure des CPLD

• Répartition de termes produit:

• Expansion de termes produit:

Structure des CPLD Structure des CPLD

CPLD ALTERA 9000 CPLD ALTERA 9000

Structure des CPLD Structure des FPGA

• Field Programmable Gate Array

organisés en Rangées/Colonnes. A chaque E/S

intersection se trouve un commutateur. E/S

configuration des : E/S

• Interconnexions entre les blocs logiques, E/S

CPLD ALTERA 9000 • La fonction de chaque bloc.

Structure des FPGA Structure des FPGA

Structure des FPGA Structure des FPGA

- Pipeline, registre, latch

Structure des FPGA Structure des FPGA

• Doit permettre de connecter n’importe quelle différentes.

segments verticaux et horizontaux qui • Lignes de longueur moyenne: fil de routage

commutation. • Lignes longues: fil de routage orienté sur toute

Structure des FPGA Structure des FPGA

FPGA XC4000X FPGA XC4000X

Structure des FPGA Structure des FPGA

FPGA XC4000X FPGA XC4000X

Evolution des FPGA Evolution des FPGA

Evolution des FPGA Evolution des FPGA

Evolution des FPGA Exercices d’application F

Exercices d’application Exercices d’application

• Le cœur de l'architecture • Proposer, pour chacun des cas

Méthodologies de Conception Standard

Conception Conjointe L/M

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