Chapitre2 FPGA GTE 2021-2022

Module: Circuits Programmables & FPGA
Chapitre 2:
Architectures matérielles
Enseignante: Imen Khadhraoui,
Niveau et filière: 1ere GTE Date: 02-2022
Imen Khadhraoui / Cours Circuits Programmables & FPGA: Chapitre 2 / 2021-2022

Plan du cours
Chapitre N° Titre
1 Connaissances de base pour les FPGAs
2 Architectures matérielles
Imen Khadhraoui / Cours Circuits Programmables & FPGA: Chapitre 2 / 2021-2022 2

Prérequis/ Acquérir
Pour comprendre les FPGAs:
 Techniques de conception numérique fondamentales:
 l'algèbre logique,
 la conception de circuits combinatoires,
 la conception de circuits séquentiels et
 l'analyse temporelle statique.
 Les machines a états finis
Objectifs:
 Comprendre les architectures matérielles,
 Savoir manipuler les circuits reconfigurables
 Savoir configurer les circuits programmables
 Savoir utiliser les FPGAs dans différents domaines
d’application

Chapitre 2: Plan
1. ASICs
2. SPLD
3. CPLD

Choix de l’architecture
Comment choisir la cible d’intégration de la partie numérique
 Le coût, Les performances, La consommation, La flexibilité
Critères 100% Software 100% Hardware

Performance +++
Contraintes
physiques Consommation +++
Intégration ++
Contraintes
Coût de production +++ +++ si fort volume
économiques Flexibilité ++ ++ si FPGA,…
du produit
Protection industrielle +++
Contraintes Coût de développement ++
économiques de Temps de développement ++
développement
Prise de risque +++

1. ASICs

ASICs
ASIC: (Application Specific Integrated Circuit)
 Un circuit intégré non standard conçu pour une utilisation ou une application
spécifique.
 ASIC est généralement conçu pour un produit qui aura une grande série de
production,
 Composé d’une grande partie électronique nécessaire sur un seul circuit intégré.
 Coût d'une conception ASIC très élevé,
 ASIC sont généralement utilisés pour les produits à volume élevé.

ASICs
ASIC: étapes de conception
1) Chip specification:
C'est l'étape à laquelle
l'ingénieur définit les
caractéristiques, la
microarchitecture, les
fonctionnalités
(interface
matérielle/logicielle),
les spécifications
(temps, surface,
puissance, vitesse)
avec les directives de
conception de l'ASIC.

ASICs
2) Design entry/
functionnnal verification:
Confirmation de la
fonctionnalité et le
comportement logique
du circuit par simulation.
C'est l'étape où l'équipe
de conception et l'équipe
de vérification entrent
dans le cycle où elles
génèrent du code RTL à
l'aide des TestBenchs.
C'est la simulation
comportementale.

ASICs
3) RTL synthesis: Une
fois le code RTL et le
testbench générés, l'équipe
RTL traduisent le code RTL
en netlist gate level à l'aide
de synthèse logique
répondant aux contraintes
de temps.
Une base de données
synthétisée dans le
système.
Les contraintes temporelles
sont satisfaites avec la
synthèse logique, la
conception passe aux
design for testability (DFT).

ASICs
4) Partitioning on chip:
Après conception, les
ingénieurs partitionnent
l'ensemble de l'ASIC en
plusieurs blocs
fonctionnels (modules
hiérarchiques), tout en
gardant les meilleures
performances, la
faisabilité technique et
l'allocation des
ressources de l'ASIC en
termes de surface, de
puissance, de coût et de
temps.

ASICs
5) Design for Test (DFT):

Elle est introduite avec
une liste de techniques :
 Scan path insertion
 Memory BIST (built-in
Self-Test)
 ATPG (automatic test
pattern generation)

ASICs
6) Floor planning:
C'est le processus de
placement de blocs dans
la puce. Il comprend :
 le placement des
blocs,
 le dimensionnement
de design,
 le placement des
broches et
 l'optimisation de la
puissance.

ASICs
7) Placement stage:
C’est le processus de
placement de cellules
standard en ligne.
Divers facteurs, tels que
l'exigence de
synchronisation, les
longueurs de réseau et
donc les connexions des
cellules, la dissipation de
puissance.

ASICs
8) Clock tree synthesis

CTS:
La synthèse de
l'arborescence
d'horloges est un
processus de
construction de
l'arborescence
d'horloges et de
satisfaction des
exigences de
synchronisation

ASICs
9) Routing stage:
Routage global : calcule
les valeurs estimées
pour chaque réseau en
fonction des délais de
diffusion du fil.
Routage détaillé : les
retards réels du fil sont
calculés par diverses
méthodes d'optimisation
telles que l'optimisation
de la synchronisation, la
synthèse de l'arbre
d'horloge, etc.

ASICs
10) Final verification:
1. Layout versus
schematic(LVS)
2. Design rule
checks(DRC)
3. Logical equivalence
checks(LVC)

ASICs
11) GDS II: Graphical

Data Stream Information
Interchange
Etape de traitement des
wafer, le paquetage, les
tests, la vérification et la
livraison au circuit
intégré physique.

ASICs
Exemple de classification des circuits ASICs:
Modifications
ultérieures
difficiles (voire
impossibles)
Modifications
ultérieures
possibles

ASICs
10-100 M portes 1-50 M portes 100K-10M portes

20-25 masques 3-5 masques RAM, fusibles
Circuits spécifiques ASIC Circuits (re)-configurables

ASICs
ASIC: Avantages
 Réduction du coût final du système
 Augmentation de la sécurité du produit
 Introduction de fonctionnalités spécifiques
 Diminution du nombre de composants du système
 Augmentation de la fiabilité du système
 Réduction de la taille du système
 Utilisation efficace de la surface de circuit imprimé
 Réduction de la consommation
 Augmentation des performances (vitesse)

ASICs
ASIC: Inconvénients
 Prix unitaire élevé
 Conception payée par l’utilisateur
 Source potentielle de défauts de conception
 Augmentation du coût initial de développement
 Augmentation du temps de développement
 Modifications ultérieures difficiles (voire impossibles)

ASICs
Full Custom
 Conception basée sur la spécification et la disposition de
chaque transistor individuel et les interconnexions entre
eux: (Transistors sur mesure)

Circuit Full Custom
 Conception limitée aux circuits intégrés qui doivent être fabriqués en

volumes extrêmement élevés, notamment certains
microprocesseurs et un petit nombre d'ASIC.
 Le circuit Full Custom est dessiné sur la base de niveau de
transistor.
 Le rapport W/l est décidé ; la disposition ne jeu de masque est
nécessaire pour la fabrication des transistors.
 Un circuit intégré full custom comprend des cellules logiques
personnalisées et toutes les couches de masque personnalisées.
 La conception et la fabrication prennent beaucoup de temps

Circuit Full Custom
 Généralement, le flux de conception comprend le dimensionnement
CMOS manuelle.
 Même aujourd'hui, un flux de conception de ces circuits est utilisé
pour la construction de blocs analogiques et de circuits intégrés
analogiques.
 Il n'existe pas encore de HDL efficaces pour modéliser les blocs
analogiques en raison des caractéristiques inhérentes aux circuits
analogiques.
 Ainsi, chaque transistor est dessiné à la main.
 Jusqu'à présent, c'est le moyen le plus réussi (le seul) de concevoir
des parties analogiques d'ASIC.
 Un flux de conception peut offrir les meilleures performances mais le
temps de conception le plus long.

ASICs
Pre-characterized: Standard cell

 Les cellules standard sont des cellules bien définies et
pré-caractérisées utilisées dans le flux de conception
ASIC en tant que blocs de construction de base.
 Toutes ces cellules sont de hauteur égale et peuvent

facilement s'intégrer dans la rangée de cellules standard.

Circuit précaractérisé
 Une bibliothèque de très grande liste presque
exhaustive de cellules standard.
 Lorsqu'un concepteur veut construire son
propre circuit numérique, il est limité à la
bibliothèque.
 Voici une architecture générale d’un ASIC.
 Architecture générale:
 Les portes logiques sont disposées en lignes
de cellules.
 Les cellules ont la même hauteur, des
largeurs différentes car elles ne sont
généralement pas identiques.
 Les cellules sont généralement (mais pas
toujours) attachées sans lacunes.
 Les rails horizontaux entre les rangées sont
utilisés pour le routage.
 Les bibliothèques de cellules standard doivent inclure toutes les
fonctions logiques de base telles que NOT, NAND2 et NOR2.
 Elles prennent également en charge des portes logiques plus

grandes, avec plus d'entrées.
 La plupart des bibliothèques incluent des primitives pour

l'arithmétique de base, y compris HA et FA.
 Toutes les bibliothèques doivent inclure des primitives de circuit

séquentiel, au moins un DFF.
 Les bibliothèques incluent également des circuits plus grands et

couramment utilisés dans leurs bibliothèques, tels que des
additionneurs et des multiplicateurs N bits.

 Réseaux de PMOS en “haut” près du rail d’alimentation
Vdd
NOT  Réseaux de NMOS en “bas” près du rail
 de masse gnd
 Entrées/sorties réparties horizontalement au “milieu”
NOR
 Optimisation des modules fournis par le fabriquant.
 Le placement des modules est réalisé de manière à optimiser les
performances, tout en minimisant la place nécessaire sur le
silicium.
 Le solution pré-caractérisée est très proche de l’optimal obtenu
grâce à l’approche full custom, et nécessite un temps de
développement le plus petit possible.
Avantages/Inconvénients
 Conception hiérarchique de modules réutilisables
 Réduction du temps de conception, coûts moindres
 Perte de place pour les connexions entre modules irréguliers.
 Challenge : placement routage
 Réutilisation des cellules : bibliothèques riches

ASICs
Pre-diffused: Sea of gate / Gate array

 Un réseau de portes est une puce de silicium préfabriquée
dans laquelle des transistors, des portes logiques et
d'autres dispositifs actifs sont placés à des positions
prédéfinies et fabriqués sur un « wafer ».
Wafer
Circuit prédiffusé
Gate array GA:
 Le modèle prédéfini d’un réseau de portes connu: Réseau de
base.
 L'élément ou la cellule logique présente dans le réseau de base:
cellule de base.
 Les cellules présentes dans la bibliothèque gate array sont
souvent appelées macros.
 Temps réduit, faible coût: avantages par rapport aux cellules
standard et aux conceptions entièrement personnalisées.
 Trois types de gate arrays:
 Channeled gate arrays
 Channelless gate arrays
 Structured gate arrays

Gate array GA:
 Dans Channeled Gate Array, l'espace d'interconnexion entre les rangées de
cellules est fixé en hauteur.
 Dans Channeless Gate Array (Sea of gate), il n'y a pas d'espace prédéfini
entre les rangées de cellules.
 Structured Gate Array ou Embedded Gate Array combine à la fois les
caractéristiques des ASIC standard à base de cellules et à base de gate array.
Channeled: les espaces entre les Channeless Gate Embedded Gate

rangées des cellules de base sont Array (Sea of gate) Array
réservés pour l'interconnexion

Exemple d’implémentation d’une fonction logique:
Partie personnalisée Schéma final

ASICs: Récap
Type Description Advantages Disadvantages
Toutes les couches

photo-lithographiques Surface réduite ; faible
sont conçues sur coût par device ; Augmentation du temps
Full-custom mesure ; souvent utilisé capacité à intégrer des de fabrication ; coût initial
pour les processeurs composants existants élevé ; CAO complexe
mobiles et les circuits dans la puce
intégrés de capteurs
Construit à partir de
Très flexible; faible
Standard-cell- blocs fonctionnels avec Coût modérément élevé
risque; délai de
based des caractéristiques
fabrication court
par appareil
électriques connues
Construit de cellules
logiques
Faible coût initial ; Coût souvent élevé par
Gate-array- interconnectées ;
cycles de production appareil ; relativement
based également connu sous
courts inefficace
le nom de "semi-
custom"

2. SPLD

PLD
PLD Programmable Logic Device,

 SPLD: Simple PLD
 CPLD: Complex PLD
 FPGA

PLD
PLD:
Un circuit intégré qui contient un grand nombre de portes.
La connexion entre les portes peut être configurée par l'utilisateur pour remplir
différentes fonctions, les connexions peuvent être modifiées par programmation
Classes:
PLD: Programmable Logic Device
SPLD CPLD FPGA
Simple Programmable Complex Programmable Field Programmable Gate

Logic Device Logic Device Array
• PROM • CPLD • FPGA
• PAL • EPLD • SPGA
• GAL • SPLD • XPGA
• PLA • XPLD

PLD
Techniques de programmation:
1. Fusible: Programmables une seule fois. Technologie bipolaire
2. Anti-fusible: Programmables une seule fois.
3. SRAM: (Static Random Access Memory). Programmables à volonté
Technologie CMOS: Reconfiguration a chaque mise sous tension
4. EEPROM (UVPROM): (Erasable Programmable Read-Only Memory).
Peuvent être effacés (et reprogrammés) par exposition aux rayons
ultra-violets. Technologie CMOS.
Notations a retenir:

SPLD
Composition:
Ces circuits sont composés des matrices
de portes and et de portes or.
Principe:
Expression des fonctions logiques a
base d’une matrice de portes and suivie
d’une matrice de porte or:
Programmation
Types de connexion: Programmable
Fixed
On peut avoir: A.B,

A.B, …
On peut avoir: p1,
p1+p2, ….

SPLD
SPLD: Classification selon la possibilité de programmation
Device And array Or array Erasable
PROM(Programmable Read Only Fixed Programmable No

Memory)
PAL(Programmable Array Logic) Programmable fixed No
GAL (Generic Array Logic) Programmable fixed Yes (Electric)
PLA(Programmable Logic Array) Programmable Programmable Yes (Electric)

SPLD: PROM
PROM(Programmable Read Only Memory)
 La PROM est un dispositif logique programmable doté d'un réseau And fixe et
d'un réseau Or programmable.
 Le schéma fonctionnel de la PROM est comme suit:
Taille de ROM:
 Taille d’une ROM à n entrées et m sorties est
2n x m = (2n)(m)bits
 Arrondissement de la taille au plus proche entier en puissance de 2
 Exemple : Mémoire ROM à 8 entrées et 4 sorties est une ROM de taille 1Kbit
28 x 4 = 256 x 4 bits = 1024 bits ou 1Kbit

SPLD: PROM
Description:
 Les entrées des portes And ne sont pas programmable.
 Nous devons donc générer 2n termes de produit en utilisant 2n portes And
ayant chacune n entrées.
 Idée: Implémenter ces termes de produit en utilisant le décodeur nx2n.
 Ce décodeur génère ‘n’ min-termes.
 Les entrées des portes Or sont programmables.
 Cela signifie que nous pouvons programmer n'importe quel nombre de termes
de produit requis, puisque toutes les sorties des portes And sont appliquées en
tant qu'entrées à chaque porte Or.
 Par conséquent, les sorties de la PROM seront sous la forme d'une somme de
de min-termes.

SPLD: PROM
Exemple:
Implémentation des fonctions booléennes suivantes en utilisant la PROM.
A(X,Y,Z)=∑π(5,6,7)
B(X,Y,Z)=∑π(3,5,6,7)
Deux fonctions a trois variables formées

par des sommes des produits:
Nous avons donc besoin d'un décodeur
3 à 8 et de deux portes Or
programmables pour produire ces deux
fonctions.
Voici la PROM correspondante

SPLD: PROM
Exercice d’application:
Le code XS-3 d'un nombre est similaire à son code BCD, à la différence que chaque
groupe de quatre bits est incrémenté de 3 :
Implémenter la conversion de ce code en BCD en utilisant une PROM 4 entrées/ 4
sorties.

SPLD

Memory)

SPLD: PAL
PAL(Programmable Array Logic)
 PAL est un dispositif logique programmable doté d'un réseau And
programmable et d'un réseau Or fixe.
 L'avantage de PAL est que nous ne pouvons générer que les termes de
produit requis de la fonction booléenne au lieu de générer tous les mintermes
en utilisant des portes Or programmables.
 Le schéma fonctionnel de PAL est le suivant:

SPLD: PAL
Description:
 Les entrées des portes And sont programmables.
 Cela signifie que chaque porte And a des entrées de variables normales et
complétées.
 Ainsi, en fonction des besoins, nous pouvons programmer n'importe laquelle
de ces entrées.
 Nous ne pouvons générer que les termes de produit requis en utilisant ces
portes And.
 Ici, les entrées des portes Or ne sont pas de type programmable. Ainsi, le
nombre d'entrées de chaque porte Or sera de type fixe.
 Par conséquent, appliquez ces termes de produit requis à chaque porte Or en
tant qu'entrées.
 Par conséquent, les sorties de PAL seront sous la forme d'une somme de
produits.

SPLD: PAL
Exemple
Implémenter les fonctions booléennes suivantes en utilisant PAL:
A=XY+XZ
B=XY+YZ
Nous avons donc besoin de

quatre portes And
programmables et de deux
portes Or fixes pour produire
ces deux fonctions.
Le PAL correspondant est le
suivant:

SPLD: PAL
PAL(Programmable Array
Logic) PAL combinatoires: Le
PAL16L8:
Le 16L8 dispose de dix entrées
dédiées (broches 1 à 9 et
broche 11) vers le réseau ET
programmable.
Chaque entrée du réseau est
disponible sous sa forme vraie
ou complétée, ce qui permet
d'exprimer n'importe quelle
combinaison d'entrées sur
n'importe quelle ligne.

SPLD: PAL
Logic) PAL combinatoires: Le
PAL16L8:
Le 16L8 a huit sorties, dont
chacune est alimentée par une
porte OU à sept entrées.
Chaque sortie de ce dispositif
est capable de mettre en
œuvre une fonction logique
composée de sept termes de
produit ou moins.
Le huitième terme de produit
est utilisé pour contrôler le
tampon de sortie à trois états.

SPLD: PAL
PAL(Programmable Array Logic) PAL combinatoires: Le PAL16L8:
Exemple de programmation d’une fonction:
 Les X sur le schéma indiquent les interconnexions de fusibles qui ont été laissées
intactes pour mettre en œuvre la fonction.
 Un grand X à l'intérieur d'une porte ET inutilisée indique que tous les fusibles de
cette rangée doivent être déconnectés.
 Lorsque toutes les liaisons fusibles d'une rangée sont déconnectées, l'entrée de
porte OU associée flotte au niveau haut.

SPLD: PAL
PAL(Programmable Array Logic) PAL combinatoires: Le PAL16L8:
Tri-state logic gate:
Sortie du PAL16L8
 Si enable=0: sortie reste la

même,
 si non: haute impédance.

SPLD: Sorties
Signification des noms et types de sorties:
Type Structure de sortie
H combinatoire à logique positive

L combinatoire à logique négative
P combinatoire à polarité programmable
R logique à registre
Sortie combinatoire à logique négative Sortie combinatoire à logique positive

SPLD: Sorties
Signification des noms et types de sorties:
Sortie combinatoire à polarité programmable Sortie logique à registre

AR et SP: entrées
asynchrones
 AR(Asynchronus Reset)
 SP(Set Preset)
 Fusible présent: 0 xor x= x
 Fusible non présent:
1 xor x =not(x)
SPLD: PAL
Logic) Registered PAL: Le
PAL16R4:
 La conception similaire à celle
du 16L8.
 La différence sur les broches
de sortie 14 à 17.
 Ces sorties comportent des
bascules D par front.
 La sortie Q de chaque bascule
est acheminée vers la sortie
PAL avec activation de sortie
 la sortie Q’ de chaque bascule
est réacheminée vers le réseau
ET.
 Les bascules sont toutes
contrôlées par une horloge
commune directement liée à la
broche 1.
SPLD: PAL
Exercice d’application:
Implémenter les fonctions booléennes suivantes en utilisant PAL3L4:

SPLD

Memory)

SPLD: GAL
GAL(Generic Array Logic)
Description:
 Une amélioration par rapport au PAL.
 Ce circuit a les mêmes propriétés logiques que le PAL mais peut être
effacé et reprogrammé (Technologie EECMOS).
Exemple: Le 22V10
 Le 22V10 a douze entrées dédiées, dont une (broche 1) fonctionne
également comme entrée d'horloge commune à la bascule D
déclenchée sur front de chaque macrocellule de sortie.
 N'importe laquelle des dix broches de sortie du 22V10 peut être utilisée
comme entrée, de sorte que le circuit est capable de prendre en charge
des applications nécessitant jusqu'à 22 entrées (bien sûr, si vous utilisez
les dix broches d'E/S comme entrées dédiées, il n'y a aucun moyen
d'observer le résultats, car il n'y aura plus de broches de sortie).

SPLD: GAL
 Le 22V10 a été conçu avec des sorties configurables.
 Ces sorties sont améliorées avec des circuits spéciaux et sont appelées macrocellules.
 Les macrocellules se trouvent sur dix des broches du 22V10, comme illustré:

SPLD: GAL
Le 22V10 a dix sortie en macrocellules, toutes identiques:

SPLD: GAL
Structure de macrocellule:
Matrice And OLMC (Output Logic Macro-cell) Bloc entrées-sorties
F1
F3
F2

SPLD

Memory)

SPLD: PLA
PLA(Programmable Logic Array)
Description:
 PLA est un circuit logique programmable qui possède à la fois une matrice de
And programmable et Or programmable.
 C'est donc le PLD le plus flexible.
 Le schéma fonctionnel de PLA est illustré dans la figure suivante.

SPLD: PLA
Exemple:
 Implémenter les fonctions booléennes suivantes en utilisant PLA:
A=XY+XZ
B=XY+YZ+XZ
 Le nombre de termes de produit présents dans les fonctions booléennes

données A et B est respectivement de deux et trois.
 Un terme Z′X est commun à chaque fonction.

 Nous avons donc besoin de quatre portes ET programmables et de deux
portes OU programmables pour produire ces deux fonctions.

SPLD: PLA
Exemple:
A=XY+XZ
B=XY+YZ+XZ
Le PLA
correspondant
est comme suit:

SPLD: PLA
Exercice:
Donner les expressions des sorties S1, S2 et S3 données par cette réalisation.
S1 S2 S3
3. CPLD

PLD
PLD:
Un circuit intégré qui contient un grand nombre de portes.
La connexion entre les portes peut être configurée par l'utilisateur pour remplir
différentes fonctions, les connexions peuvent être modifiées par programmation
Classes:
PLD: Programmable Logic Device
SPLD CPLD FPGA
Simple Programmable Complex Programmable Field Programmable Gate

Logic Device Logic Device Array
• PROM • CPLD • FPGA
• PAL • EPLD • SPGA
• GAL • SPLD • XPGA
• PLA • XPLD

CPLD
CPLD(Complex Programmable Logic Device)
Dispositif programmable hiérarchique regroupant un ensemble de circuits
programmables simples (SPLD) et un réseau d’interconnexion programmable
 Chacun des blocs logiques élémentaires est équivalent à un circuit GAL
 Réseau d’interconnexion interne PIA (Programmable Interconnect Array)
GAL GAL
GAL GAL

CPLD

CPLD
Exemples de familles CPLD:
 Altera MAX 7000 and MAX 9000 families
 Atmel ATF and ATV families
 Lattice ispLSI family
 Lattice (Vantis) MACH family
 Xilinx XC9500 family
Altera MAX 7000 Macrocell structure:

References:
• Cours Architectures Programmables de Mme F. Ben Abdallah
• Cours Architecture programmables et applications industrielles de M. A. Ammari
• Livre de Hideharu Amano, Principles and Structures of FPGAs.
• Livre de David Romano, Make FPGA: Turning Software into Hardware with Eight
Fun and Easy DIY Projects
• Livre de Peter Wilson, Design Recipes for FPGAs Using Verilog and VHDL
• Livre de Karim Abbas, Handbook of Digital CMOS Technology, Circuits, and
Systems

Fin Chapitre 2

Chapitre2 FPGA GTE 2021-2022

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Critères 100% Software 100% Hardware

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Imen Khadhraoui / Cours Circuits Programmables & FPGA: Chapitre 2 / 2021-2022 11

5) Design for Test (DFT):

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Imen Khadhraoui / Cours Circuits Programmables & FPGA: Chapitre 2 / 2021-2022 13

Imen Khadhraoui / Cours Circuits Programmables & FPGA: Chapitre 2 / 2021-2022 14

8) Clock tree synthesis

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Imen Khadhraoui / Cours Circuits Programmables & FPGA: Chapitre 2 / 2021-2022 16

10) Final verification:

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11) GDS II: Graphical

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Imen Khadhraoui / Cours Circuits Programmables & FPGA: Chapitre 2 / 2021-2022 19

10-100 M portes 1-50 M portes 100K-10M portes

Circuits spécifiques ASIC Circuits (re)-configurables

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 Conception limitée aux circuits intégrés qui doivent être fabriqués en

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Pre-characterized: Standard cell

 Toutes ces cellules sont de hauteur égale et peuvent

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 Elles prennent également en charge des portes logiques plus

 La plupart des bibliothèques incluent des primitives pour

 Toutes les bibliothèques doivent inclure des primitives de circuit

 Les bibliothèques incluent également des circuits plus grands et

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Pre-diffused: Sea of gate / Gate array

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Channeled: les espaces entre les Channeless Gate Embedded Gate

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Partie personnalisée Schéma final

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Toutes les couches

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PLD Programmable Logic Device,

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SPLD CPLD FPGA

Simple Programmable Complex Programmable Field Programmable Gate

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On peut avoir: A.B,

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Device And array Or array Erasable