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Universit MOULOUD MAMMERI de TIZI-OUZOU

Facult de gnie lectrique et dinformatique


Dpartement dElectronique

Mmoire
Pour lobtention du diplme de
MAGISTER
En Automatique
Option : Automatique des systmes continus et productique

Prsent Par
Zahir Ait Ouali

Application des FPGA la commande


dun moteur asynchrone

JURY

Mr Djennoune Said UMMTO Professeur Prsident


Mr Benfdila Arezki UMMTO Professeur Rapporteur
Mr Mellah Rabah UMMTO Matre de confrences Examinateur
Mr Bensidhoum M-Outahar UMMTO Matre de confrences Examinateur
Mr Daoui Mohamed UMMTO Matre de confrences Examinateur
RESUME
Ce travail de mmoire sinscrit dans le cadre de dveloppement dun systme embarqu
sur FPGA (Field Programmable Gate Array). Une implmentation hardware dans lobjectif
est de piloter un moteur asynchrone triphas. Cest une nouvelle approche pour amliorer les
performances du contrle numrique des machines tournantes en temps rel. La technologie
des circuits logiques programmables FPGA est une alternative innovante par rapport aux
processeurs de contrle conventionnels (DSP /microprocesseurs).Cest pour cette raison que
les FPGA sont l'objet de recherches actives. A cet effet, nous nous sommes poss comme
objectif de concevoir la circuiterie de commande vectorielle du moteur asynchrone triphas
par une logique cbl configurable sur FPGA. La premire partie de ce document est ddie
ltat dart des FPGA. Nous exposons les principaux types de circuits intgrs programmables
, allant de la simple mmoire programmable au circuit FPGA en suite nous citerons lapport
des FPGA sur la commande des machines lectriques. La deuxime partie sera consacre pour
la modlisation du moteur asynchrone et la structure de commande. Nous choisissons la
mthode vectorielle et la stratgie de modulation par largeur d'impulsions PWM afin de
limplmenter sur le circuit intgr FPGA o ce dernier soccupe de gnrer les squences de
pulsations dsires. La troisime et quatrime partie sintressent aux diffrents aspects de la
conception des systmes intgrs : description, simulation et synthse. Nous utiliserons le
langage de description matriel VHDL pour la modlisation comportementale des composants
et un environnement logiciel pour la conception et la simulation. Cet environnement de la
firme XILINX est nomm XILINX ISE 10.1 ddi la CAO des circuits numriques
accompagn de son simulateur intgr ISE SIMULATOR.

Nous clturons ce mmoire par une conclusion gnrale et quelques perspectives de


recherches.

Mots-cls : FPGA, Modlisation, Commande, Conception, Numrique, Description,


Synthse, Logique cble, Programmation hardware, Bloc logiques, SOC, VHDL, PWM,
CAO.
AVANT-
VANT-PROPOS
Le travail prsent dans ce mmoire a t prpar au sein du laboratoire de
microlectronique au dpartement dautomatique de la facult de Gnie Electrique et
dInformatique luniversit MOULOUD MAMMERI de TIZI OUZOU sous la
direction du Professeur AREZKI BENFDILA.

A cet effet, Je suis trs honor que Monsieur le Professeur AREZKI BENFDILA du
laboratoire de microlectronique accepter dtre mon promoteur. Je tiens le remercier
trs vivement et lui exprimer ma profonde reconnaissance pour mavoir propos ce sujet
de recherche qui est pluridisciplinaire par excellence et mavoir accueilli au sein de son
laboratoire. Aussi, je tiens ainsi le remercier pour sa rigueur scientifique et ses qualits
humaines ainsi pour ces conseils didactiques, ces nombreux encouragements et la trs
grande libert quil ma accorde dans lorientation de mes travaux de recherche.

Je tiens remercier trs chaleureusement les membres de jury, qui ont accept la
charge de juger ce mmoire malgr un trs court dlai consacr la lecture.

A titre de reconnaissance, je ddie ce travail tous les gents qui se donnent fond la
recherche scientifique.

Je dis galement un grand merci mes amis, mes collgues et mes enseignants du
laboratoire de commande des systmes continus, et spcialement NACER AHMIM de
luniversit de Boumerdes Option mcatronique qui, tant comme ami que collgue,
m'a apport son soutien moral et technique quand j'en ai eu besoin.

Finalement, je rserve une place singulire toutes les personnes qui ont contribu,
dune faon directe ou indirecte lachvement de ce travail et a tous ceux et celles qui
mont aid et soutenu durant tout mon parcours trouvent ici lexpression de mes
remerciements les plus sincres car le chemin que jai parcouru depuis le dbut de mes
tudes est le fruit de relations avec de nombreuses personnes sans les nommer. Cest
pourquoi je tiens terminer en prsentant mes excuses ceux qui ne se retrouveront pas
dans cette liste, qui est bien loin dtre exhaustive.

ZAHIR AIT OUALI


TABLE DES MATIERES

RSUM......................................................................................................................................

AVANT-PROPOS........................................................................................................................
AVANT-

TABLE DES MATIRES...............................................................................................................

TABLE DES FIGURES..............................................................................................................

LISTE DES ACRONYMES ET NOMENCLATURE........................................................................

INTRODUCTION GENERALE........................................................................................

CHAPITRE
CHAPITRE I

ETAT DART DES FPGA ET LEURS APPORTS A LA COMMANDE DES


MACHINES
OBJECTIF.... Page 1

I.1) INTRODUCTION.........Page 1

I.2)-FACTEURS DEVOLUTION DES CIRCUITS NUMERIQUES .......Page 2

I.3)-LES TECHNOLOGIES DE MEMORISATION........Page 3

I.4)-LES CIRCUITS PROGRAMMABLES.........Page 4

1.5)-LES CIRCUITS LOGIQUES PROGRAMMABLES...... Page 6

I.6)-LES CIRCUITS LOGIQUES PROGRAMMABLES DU TYPE FPGA......................................... Page 7

I.6.1)-CRITERES DE CHOIS DU CIRCUIT PROGRAMMABLE FPGA...... Page 7

I.6.2)- DIFFERENTS DOMAINES DAPPLICATIONS DES FPGA......................... Page 8

I.6.3)-PRINCIPAUX FONDEURS DFPGA....... Page 8

1.6.4)-CONFIGURATION ET RECONFIGURATION DES FPGA... Page 8

1.6.5)-TECHNOLOGIES DE PROGRAMMATION DES FPGA ... Page 9

I.6.5.1)-TECHNOLOGIE A BASE DE RAM (XILINX et ALTERA) ........... Page 10

I.6.5.2)-TECHNOLOGIE A BASE DE dEEPROM o FLASH (LATTICE et ACTEL).Page 10

I.6.5.1)-TECHNOLOGIE A BASE DANTI-FUSIBES(ACTEL) ...Page 11

I.6.6)-ARCHITECTURE INTERNE DES FPGA.....Page 11

I.6.7)- ARCHITECTURE MULTI-COMPOSANTS.. Page 13


I.6.7.1)- ASSOCIATION DE PLUSIEURS FPGA........Page 13
I.6.7.2)- ASSOCATION DUN MICROPROCESSEUR ET DUN FPGA........Page 13
1.6.8)-AVANTAGES ET INCONVENIENTS DES FPGA....... Page 14

I.6.9)-LES DEUX GRANDES FAMILLES ARCHTECTURALES DFPGA.. Page 14

I.6.9.1)-LES CIRCUITS FPGA A BASE DE LUT (Look Up Tables) ... Page 15

I.6.9.2)-LES CIRCUITS FPGA A BASE DE MUX (MULTIPLEXEURS) Page 15

I.6.10)- TECHNOLOGIE DU PREMIER FONDEUR DFPGA XILINX .................... Page 16

I.7)- LA CONFIGURATION DES FPGA PAR LES OUTILS CAO.........................................Page 18

I.7.1)- DE LALGORITHMIQUE A LA CONCEPTION CAO...Page 18

I.7.2)- METHODOLOGIE ET FLOT DE CONCEPTION...Page 19

I.8)- LAPPORT DES FPGA A LA COMMANDE DES MACHINES......Page 21

I.9)- LA STRUCTURE MATERIELLE DE CONTROLE FPGA /MACHINE................................... Page 22

I.10) CONCLUSION.........Page 23

CHAPITRE
CHAPITRE II

MODELISATION ET COMMANDE DU MOTEUR ASYNCHRONE TRIPHASE


OBJECTIF ......Page 24

II.1)-INTRODUCTION ......Page 24

II.2)-LENVIRONNEMENT MECATRONIQUE ....... Page 25

II.3)-DESCRIPTION DU MOTEUR ASYNCHRONE.... Page 26

II.4)- AVANTAGES ET INCONVENIENTS DU MOTEUR ASYNCHRONE...Page 26

II.5)-MODELISATION DU MOTEUR ASYNCHRONE....... Page 26

II.5.1)-HYPOTESES SIMPLIFICATRICES......... Page 27

II.5.2)-EQUATIONS ELECTRIQUES SUR LES AXES a,b,c .... Page 28

II.5.3)-ECRITURE MATRICIELLE DES EQUATIONS ELECTRIQUES....... Page 28

II.5.4)-EQUATION MECANIQUE........Page 28

II.5.5)-TRANSFORMATION DE PARK .....Page 29

II.5.6)- EQUATIONS MAGNETIQUES SUR LES AXES a,b,c ..... Page 30

II.5.7)- EQUATIONS MAGNETIQUES SUR LES AXES d et q ........ Page 31

II.5.8)- EQUATIONS ELECTRIQUES SUR LES AXES d et q ...... Page 32

II.5.9)-LE CHOI DU REPERE POUR EXPRIMER LE MODELE....Page 33


II.5.9.A)- LE REPERE LIE AU STATOR.....................................................................Page 34

II.5.9.B)- LE REPERE LIE AU ROTOR.....Page 34

II.5.9.C)- LE REPERE LIE AU CHAMP TOURNANT...................Page 34

I.5.10)-EXPRESSION DU COUPLE ELECTROMAGNETIQUE INSTANTANNE.... Page 34

II.6)-COMMANDE EN BOUCLE OUVERTE OU FERMEE....Page 35

II.7)- PRINCIPE DE COMMANDE DES CONVERTISSEURS STATIQUES..Page 36

II.8)-LA FONCTION DE MODULATION MLI ou PWM....Page 37

II.8.1)-GENERALITES ...Page 37

II.8.2)-LA FONCTION DE MODULATION MLI.....Page 37

II.9)-ALIMENTATION ET VARIATION DE VITESSE DU MOTEUR......Page 40

II.9.1)-ALIMENTATION..........Page 40

II.9.1.1)-MODELISATION DU REDRESSEUR.... Page 41

II.9.1.2)-MODELISATION DU FILTRE...... Page 42

II.9.1.3)-MODELISATION DONDULEUR DE TENTION.... Page 43

II.10)- LES TECHNIQUES DE CONTROLE DES MACHINES........... Page 47

II.10.1)-GENERALITES SUR LES TECHNIQUES DE CONTROLE.. Page 47

II.10.2)-LA COMMANDE VECTORIELLE.... Page 48

II.11)-CONCLUSION.. Page 50

CHAPITRE
CHAPITRE III

APPROCHE NUMERIQUE DE LA COMMANDE VECTORIELLE


OBJECTIF ....Page 51

III.1)-INTRODUCTION....Page 51

III. 3)-LARTHMETIQUE DES CALCULATEURS.......Page 51

III.4)-TRANSMISSION DE DONNEES BINAIRES.........Page 52

III.5)-CONCEPTION DU CIRCUIT LOGIQUE... ........Page 53

III.6)-APPROCHE MODULAIRE .............Page 55

III.7)- ELEMENTS DE BASES POUR LA CONCEPTION ...........Page 56

III.8)-DECOMPOSITION MATERIELLE DE LA COMMANDE .........Page 57

III.8.1)- LA SRUCTURE MATERIELLE DES OPERATEURS ..........Page 58


III.8.1.1)-LES ADDITIONNEURS...........Page 58

III.8.1.2)-LES SOUSTRACTEURS..................Page 59

III.8.1.3)-LES MULTIPLIEURS ..................Page 59

III.8 .2)- LA SRUCTURE MATERIELLE DE LA TRANSFORME DE PARK......Page 60

III.8.3)- LA SRUCTURE MATERIELLE DU REGULATEUR PI...............................................Page 66

III.8.4)- LA SRUCTURE MATERIELLE DU BLOC PWM..........Page 67

III.8.5)- LA SRUCTURE MATERIELLE DU BLOC DESTIMATION........Page 69

III.8.6)-CONCEPTION ET SYNTHESE DU SIGNAL DHORLOGE................Page 69

III.9)-LE CIRCUIT NUMERIQUE DE LA COMMANDE VECTORIELLE .............Page 70

III.10)-CONCLUSION.................Page 70

CHAPITRE IV

SIMULATION ET SYNTHESE DU CIRCUIT DE COMMANDE


OBJECTIF ......Page 71

IV.1)-INTRODUCTION......Page 71

IV.2)- DESCRIPTION EN VHDL DU CIRCUIT DE COMMANDE ........Page 72

IV.3)-PRESENTATION DU LOGICIEL XILINX ISE....................Page 74

IV.4)- SYNTHESE ET SIMULATION DU CIRCUIT.................Page 75

IV.4.1)- SYNTHESE ET SIMULATION DES ELEMENTS DE BASE....Page 75

IV.4.1.1)- ADDITIONNEUR 16BITS ..............Page 75

A) Rsultat de Synthse...........Page 75

B) Simulation ..............Page 76

C) Interprtation des rsultats.........................Page 76

IV.4.1.2)-SOUSTRACTEUR (SIGNE)............................Page 77

A) Rsultat de Synthse...........Page 77

B) Simulation ...........Page 77

C) Interprtation des rsultats.......Page 77

IV.4.1.3)- MULTIPLIEUR(SIGNE)............Page 78

A) Rsultat de Synthse ....................................Page 78

B) Simulation ...........Page 78
C) Interprtation des rsultats.......Page 78

IV.4.1.4)- BASCULE D.........Page 79

A) Rsultat de Synthse...........Page 79

B) Simulation ...........Page 79

C) Interprtation des rsultats.......Page 79

IV.4.1.5)- REGISTRE 16 BITS.........Page 80

A) Rsultat de Synthse...........Page 80

B) Simulation ............Page80

C) Interprtation des rsultats.......Page 80

IV.4.1.6)- REGISTRE A DECALAGE 16 BITS.........Page 81

A) Rsultat de Synthse...........Page 81

B) Simulation ............Page81

C) Interprtation des rsultats.......Page 81

IV.4.1.7)- MEMOIRE RAM............Page 82

A) Rsultat de Synthse...........Page 82

B) Simulation ............Page82

C) Interprtation des rsultats.......Page 82

IV.4.1.8)- CONTEUR 16 BITS(TEMPORISATEUR).........Page 83

A) Rsultat de Synthse...........Page 83

B) Simulation ............Page83

C) Interprtation des rsultats.......Page 83

IV.4.2)- SYNTHESE DES ELEMENTS DE LA COMMANDE VECTORIELLE................................Page 84

IV.4.2 .1)- SYNTHESE DU BLOC DE LA TRANSFORME DE PARK........................................Page 84

IV.4.2.1.1)- SOUS BLOC CLARC0..........Page 84

A) Rsultat de Synthse...........Page 84

IV.4.2.1.2)- SOUS BLOC CLARC1..........Page 85

A) Rsultat de Synthse...........Page 85

IV.4.2.1.3)- BLOC GENERALE DE PARK............Page 86

A) Rsultat de Synthse...........Page 86

IV.4.2 .2)- SYNTHESE DES BLOCS DE REGULATEURS PI.......Page 87

A) Rsultat de Synthse...........Page 87
IV.4.2.3) SYNTHESE DU BLOC SVPWM.........................Page 87

IV.4.2.3 .1) SYNTHESE ET SIMULATION DE LA ROM DE SVPWM....Page 87

A) Rsultat de Synthse..........Page 87

B) Simulation ............Page88

C) Interprtation des rsultats.......Page 88

IV.4.2.3 .2) SYNTHESE DE LA SVPWM.......Page 89

IV.4.2.4) SYNTHESE DU BLOC CORDIC...........Page 89

A) Rsultat de Synthse...........Page 87

IV.4.4)- SYNTHESE DU BLOC GENERAL DE LA COMMANDE VECTORIELLE.......................Page 90

IV.5)-LE RAPPORT DE CONSOMMATION DES RESSOURCES........................................Page 91

IV.6)-TRANSFERT DE LA SOLUTION VERS UN SUPPORT PHYSIQUE FPGA................................Page 92

IV.7)-CONCLUSION................................................................................................................................................Page 92

CONCLUSIONGENERALE ET PERSPECTIVES

BIBLIOGRAPHIE

ANNEXE

LE LANGAGE DE DESCRIPTION MATERIEL VHDL ET LES SYSTEMES DE REPRESENTATION DES


NOBRES BINAIRES ...........................................................................................................................
LISTE DES
DES FIGURES ET TABLEAUX
TABLEAUX
FIGURE (I.01):
(I.01): Diagramme dvolution des cots ces dernires annes .................................................. Page 2

FIGURE (I.02): Les diffrents types de mmoires............................................................................................ Page3

FIGURE (I.03): Schma comparatif dun DSP et dun FPGA........................................................................ Page5

FIGURE (I.04): Diagramme des diffrents types de circuits logiques programmables..................................Page6

FIGURE (I.05): Critres de chois du circuit logique programmable FPGA................................................... Page7

FIGURE (I.06): Statistiques du march occup par les vendeurs dFPGA.................................................... Page8

FIGURE (I.07): Reprogrammabilit sur site dun FPGA................................................................................ Page9

FIGURE
FIGURE (I.08): Caractristiques des technologies SRAM................................................................... Page10

FIGURE (I.09): Caractristiques des technologies FLASH........................ ......................................... Page10

FIGURE (I.10): Caractristiques des technologies ANTI-FUSIBLES......................................................... Page11

FIGURE (I.11): Architecture interne dun FPGA.......................................................................................... Page12

FIGURE (I.12): Diffrentes architectures des FPGA........................................................................ Page13

FIGURE (I.13): Exemples dassociation entre FPGA. ............................................................................. Page13

FIGURE (I.14): Exemples dassociation entre FPGA et Microprocesseur................................................... Page14

FIGURE (I.15): Exemple dimplmentation sur LUT.................................................................................... Page15

FIGURE (I.16): Exemple dimplmentation sur des multiplexeurs ...Page16

FIGURE (I.17): Architecture dun CLB de familles Virtex........................................................................... Page17

FIGURE (I.18): Architecture dun SLICE de familles Virtex................................................................... Page17

FIGURE (I.19): Architecture dun IOB de familles Virtex........................................................................ Page17

FIGURE (I.20): Mode dexcution matriel de la CAO............................................................................. Page18

FIGURE (I.21): Etapes de conception sur FPGA.............................................................................. Page21

FIGURE (I.23):
(I.23): Structure de couplage FPGA /Moteur triphase................................................................ Page2 3

FIGURE (II.01): Lenvironnement mcatronique des machines.................................................................... Page25

FIGURE (II.02): Reprsentation schmatique de lensemble (stator/ rotor).................................................. Page27

FIGURE (II.03): Schma dalimentation et de commande du moteur........................................................... Page35

FIGURE (II.04): Schma du principe de commande des convertisseurs statiques........................................ Page36

FIGURE (II.05): Schma de position de MLI sur la chaine de rgulation du moteur.... Page37

FIGURE (II.06): Schma descriptif de la MLI vectorielle............................................................................ Page39

FIGURE (II.07): Schma dalimentation et de commande du moteur........................................................... Page41

FIGURE (II.08): Schma de redresseur triphas diodes............................................................................. Page41

FIGURE
FIGURE (II.09): Schma du filtre RLC......................................................................................... Page42
FIGURE (II.10): Schma du filtre LC............................................................................ Page42

FIGURE (II.11): Schma dun onduleur de tension command..................................................................... Page43

FIGURE (II.12): Schmatisation du contrle vectoriel dun moteur asynchrone triphas .... Page49

FIGURE (III.01): Architecture de transmission parallle / srie......................... ......................... Page52

FIGURE (III.02): Le diagramme de GAJSKI reliant les niveaux dabstraction.... Page53

FIGURE (III.03): Architecture modulaire des lments de base de la commande....................................... Page55

FIGURE (III.04): Architecture gnrique des lments logiques de base de adopte................................... Page57

FIGURE (III.05):
(III.05): Operateur dvaluation dune fonction lmentaire......................................................... Page58

FIGURE (III.06
(III.06):
06): Schma et principe dun additionneur logique.................................................................. Page58

FIGURE (III.07):
(III.07): Cellules logiques dun additionneur.................................................................................. Page59

Figure(III.08): Schma de ralisation squentielle dopration Additionneur................................ .......... Page59

FIGURE (III.09): Schma de principe de lopration de multiplication........................................................ Page60

FIGURE (III.10):
(III.10): Gnration de sinus a base de mmoire PROM................................................................ Page60

FIGURE (III.11):
(III.11): Principe de dcomposition des miro-rotations du CORDIC..... Page61

FIGURE (III.12):
(III.12): Bloc CORDIC au niveau RTL........................................................................................... Page65

FIGURE
FIGURE (III.13):
(III.13): Schma du bloc de la transform de PARK au niveau RTL.............................................. Page65

FIGURE (III.14):
(III.14): Architecture gnrique des PI........................................................................................... Page66

FIGURE (III.15):
(III.15): Position de la PWM dans la chaine de rgulation............................................................ Page65

FIGURE (III.16):
(III.16): Schma au niveau RTL du bloc PWM............................................................................... Page68

FIGURE (III.17):
(III.17): Schma bloc destimation.................................................................................................. Page69

FIGURE (IV.01): Description dun oprateur matriel lmentaire ....... Page72

FIGURE (IV.02): Schma hirarchique des modules de la commande dvelopps en VHDL..... Page73

FIGURE (IV.03): Schma des diffrents modes du signal....... Page74

FIGURE (III.04): Vue externe, interne(RTL) et technologique du module additionneur 16 bits................ Page75

FIGURE (III.05): Rsultats de simulation du module additionneur sign 16 bits...................................... Page76

FIGURE (III.06): Vue externe, interne(RTL) et technologique du module soustracteur sign 16 bits....... Page77

FIGURE (III.07): Rsultats de simulation du module soustracteur sign 16 bits....................................... Page77

FIGURE (III.08): Vue externe, interne(RTL) et chantillon technologique du module multiplieur sign 16
bits.................................................................................................................................................................. Page78

FIGURE (III.09): Rsultats de simulation du module multiplieur sign 16 bits......................................... Page78

FIGURE (IV.10):
(IV.10): Vue externe, interne(RTL) et technologique du module de bascule D......... Page79
FIGURE (IV.11):
(IV.11): Rsultats de simulation du module de bascule D...... Page79

FIGURE (IV.12): Vue externe, interne(RTL) et technologique du module registre simple... Page80

FIGURE (IV.13): Rsultats de simulation du module registre simple... Page80

FIGURE (IV.14): Vue externe, interne(RTL) et technologique du module registre dcalage a 16BitsPage81

FIGURE (IV.15): Rsultats de simulation du module registre a dcalage a 16Bits... Page81

FIGURE (IV.16): Vue externe, interne(RTL) et technologique du module RAM a 16Bits.... Page82

FIGURE (IV.17): Rsultats de simulation du module RAM 16Bits.... Page82

FIGURE (IV.18): Vue externe et interne(RTL) du module de conteur dimpulsions 16 Bits... Page83

FIGURE (IV.19): Rsultats de simulation du module de conteur dimpulsions.. Page83

FIGURE (IV.20): Vue externe, interne(RTL) et chantillon technologique du sous bloc Clarc0..Page84

FIGURE (IV.21): Vue externe, interne(RTL) et chantillon technologique du sous bloc Clarc1 .... Page85

FIGURE (IV.22): Vue externe, interne(RTL) et chantillon technologique du sous bloc matrice de
Park. Page86

FIGURE (IV.23): Vue externe, interne(RTL) et chantillon technologique du module rgulateur PI1.. Page87

FIGURE (IV.24): Vue externe, interne(RTL) et technologique du module ROM de la SVPWM..... Page88

FIGURE (IV.25): Rsultats de simulation du module ROM de la SVPWM.. Page88

FIGURE (IV.26): Vue externe, interne(RTL) et chantillon technologique du module gnral de la


SVPWM... Page89

FIGURE (IV.27): Vue externe et interne(RTL) et chantillon technologique du module du Cordic 16


Bits................... Page90

FIGURE (IV.28): Vue externe et interne(RTL) du module gnrale de la commande vectorielle...... Page91

(IV.29): Configuration du FPGA par un cble JTAG........ Page92


FIGURE (IV.29):

TABLEAU (I.01): Comparaison des diffrentes solutions numriques ............. Page05

TABLEAU (II.01): Table de dtermination des secteurs de la PWM.............. Page67

TABLEAU (II.02): Table simplifi pour la PWM................ Page68

TABLEAU (IV.01): Ressources consommes par la commande vectorielle.......... Page91


LISTE DES ACRONYMES
ACRONYMES ET NOMENCLATURE
Les notations utilises sont trs varies car le sujet est pluridisciplinaire. Les principales
utilises dans ce mmoire sont rapportes ci-dessus, dautres significations se trouvent
explicites dans le texte.

LISTE DES ACRONYMES


ASIC: Application Specific Integrated Circuit.
CAO : Conception Assiste par Ordinateur.
CLB : Configurable Logique Bloc.
CPLD : Complex Programmable Logique Device.
CORDIC: COordinate Rotation DIgital Computer.
CPLD: Complex Programmable Logic Device.
DSP: Digital Signal Processor.
EPROM: Erasable Programmable Read Only Memory.
EEPROM: Electrically Erasable Programmable Read Only Memory.
EEPLD: Electrically Erasable Programmable Logic Device.

FPGA: Fieled Programmable Gate Array.


IOB: Input Output Bloc.
IP: Intellectual Properties.
LUT : Look Up Table.
MLI: Modulation de Largeurs dImpulsions.
PLD: Programmable Logique Device.
PROM: Programmable Read Only Memory .
PI : Proportionnel Intgral.
PAL : Programmable Array Logic.
PLD: Programmable Logic Device.
ROM: Read Only Memory.
RTL: Register Transfer Level.
SRAM: Static Random Access Memory.
SOC: Systems On Chips.
VHDL: Very high speed integrated circuit Hardware Description Language.

NOMONCLATURE UTILISEE DANS LA MODELISATION DE LA


MACHINE ASYNCHRONE

a,b,c : Indices correspondant aux trois phases de la machine.


d,q : Indices correspondant au rfrentiel li au champ tournant.
, : Indices correspondant au rfrentiel fixe (li au stator).

Rs ,Rr : Rsistances du stator et du rotor.


Ls , Lr : Inductances cycliques du stator et du rotor.
M : Inductance mutuelle cyclique entre le stator et le rotor.
p : Nombre de paires de ples.
: Vitesse mcanique.
s : Pulsation statorique.

r : Pulsation rotorique.

g : Glissement.
: Position du rfrentiel par rapport au stator.

J : Moment dinertie.
f : Coefficient de frottement visqueux.
Cem : Couple lectromagntique.
Cr : Couple rsistant.
INTRODUCTION GENERALE

Les concepteurs de systmes de commande modernes sinvestissent dans le contrle de


projets associant plusieurs disciplines et technologies. Pour rpondre aux diffrents besoins
notamment la conception des systmes de commande, le recours aux outils de Conception
Assiste par Ordinateur (CAO) est plus quindispensable. Lavantage des mthodes de CAO
est de faire une conception matrielle et logicielle simultanment afin de rduire le temps de
dveloppement et daugmenter la fiabilit par le test des prototypes virtuels avant la
ralisation sur un circuit intgr. Ce dernier sera le lieu dimplantation de la solution finale.
Dans des approches pluridisciplinaires en particulier la mcatronique, il est indispensable de
mettre en place des mthodes et des outils facilitant l'intgration de solutions analogiques,
numriques et mixtes. Lintroduction et laccumulation dinnovations technologiques sur les
circuits intgrs ainsi que leurs expansion a permis lautomatisation des tches considres
complexes auparavant. Lapproche classique de programmation squentielle qui est une
solution logicielle est considre insuffisante pour la commande en temps rel car les
exigences de temps dexcution ne cessent daugmenter. Lapproche par la programmation
architecturale qui est une solution matrielle permet de surpasser relativement cet
inconvnient. Afin de dvelopper des systmes de commande de trs hautes performances et
d'amliorer la dynamique des machines, les entranements ont pris une importance
considrable ces dernires dcennies et constituent un domaine de recherche trs dynamique.
Mais la complexit croissante des algorithmes de commande des systmes lectriques ne
cessent daugmenter a cause des contraintes lies aux modles (non-linarits, couplage,
variation de paramtresetc.) et dautres contraintes lies aux performances (temps
dexcution, prcision...etc.). Motiv par les exigences grandissantes en puissance de
traitement et afin de rpondre aux exigences strictes concernant les performances exigeantes
en puissance de calcul, les FPGA reprsentent une alternative pour compenser les DSP qui
sont devenus classique avec une grande souplesse et de bonnes performances (paralllisme de
traitement, vitesse, surface, consommation.etc.). La logique programmable FPGA permet
l'intgration de la circuiterie numrique de commande dans les systmes automatiss et
particulirement la commande en temps rel des moteurs. Alors, les FPGA prsentent
beaucoup de perspectives pour limplantation dalgorithmes de contrle des machines.

Pour ces FPGA, les outils de conception assiste par ordinateur servent passer
directement d'une description fonctionnelle en VHDL un schma en porte logique. Ces
outils ont rvolutionn la conception des circuits numriques telque les ASIC ou FPGA.Cest
ce qui nous a permis dopter aux circuits intgrs programmables FPGA pour la commande
des moteurs plus prcisment le moteur asynchrone comme sujet dapplication de notre
travail dans lintrt est de pouvoir faire une recherche plus approfondie concernant la
dynamique dinnovation technologique du contrle numrique des procds.

Ce travail de thse a pour objectif llaboration dune tude complte avec conception,
simulation et ralisation dun circuit numrique dune commande pour un moteur asynchrone
triphas base dun circuit reconfigurable FPGA en vue damliorer les performances et la
fiabilit du circuit de commande en tenant compte des spcificits structurelles des circuits
reconfigurables FPGA. Cest dans ce contexte que cette thse est laborer avec la mise au
point dune solution architecturale pour des algorithmes en temps rel.

La dmarche scientifique adopte dans cette thse suit cette structuration:

-Le premier chapitre est consacr ltat dart des circuits reconfigurables FPGA. On traitera
larchitecture interne de ces derniers et une comparaison des FPGA et les circuits squentiels
classiques puis la contribution des FPGA pour la commande des machines.

-Le second chapitre prsente brivement des rappels sur le modle de la machine asynchrone
et du variateur de vitesse et met en vidence une technique de commande du moteur
asynchrone qui est la commande vectorielle qui sera implment.

-Le troisime chapitre concerne la conception du circuit de commande numrique base de


circuits logiques lmentaires inspirs a partir de lalgorithme analytique de contrle avec une
dcomposition en lments simples.

-Le quatrime et dernier chapitre est consacr pour la validation et l'implmentation de notre
solution avec un langage de description matriel VHDL. Une introduction au VHDL sera
introduite afin de se familiariser avec la transcription dun circuit numrique en description
textuelle dans le but est de faire la simulation, la synthse et limplantation du circuit de
commande sur un circuit cible FPGA. En suite, une petite prsentation du logiciel Xilinx ISE
permettant de valider notre approche par sa ralisation ainsi la visualisation des rsultats de
simulations obtenus qui serons prsentes et commentes.

Enfin, nous clturons ce document avec une conclusion gnrale ainsi que des
perspectives dapplication et dexploitation de la technologie programmable FPGA qui est
prometteuse et en pleine maturit.
Etat dart des FPGA et leurs apports la commande
des machines
CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

OBJECTIF

Lobjectif de ce chapitre, avant daborder le vif du sujet, est de prsenter les FPGA
(Field-Programmable Gate Array) afin de se familiariser avec ce type de circuits et en fin,
nous prsentons leurs contributions la commande des machines tournantes.

I.1) INTRODUCTION

Lhistoire des circuits intgrs a commenc aprs linvention du transistor en 1947 par
les laboratoires Bell. Relativement, lapparition du premier circuit intgr est au cours des
annes 1958 et 1959 grce a un jeune ingnieur du nom de Jack Kilby de la firme Texas
Instruments qui a intgr sur un mme substrat de silicium plusieurs lments lectroniques
(transistors, rsistances, capacits) ce qui est qualifi cette poque le premier circuit intgr.
Juste aprs, dans les annes 60, et plus prcisment en 1965, un des fondateurs de la
compagnie Intel nomm Gordon Moore a fait une tude concernant lvolution du secteur
des circuits intgrs, ce qui a lui permis de prdire que le taux dintgration des transistors
dans ces circuits double tous les deux ans. A nos jours, ce constat reste vrifie sur les circuits
FPGA qui nont pas chapp cette loi. Jusqu'au dbut des annes 80 et mme une poque
plus rcente, la conception dun systme sur puce (SOC) ntait accessible quaux firmes et
socits spcialises a cause de la complexit des circuits et des fonctions intgrer qui
demandent divers efforts et comptences. Par consquence des cots levs et cette
technologie est inaccessible au grand public.

Aujourdhui, lavnement des dernires gnrations dFPGA a permis de mettre la


technologie SOC la porte dun public nettement plus large. Ceci est particulirement depuis
que les FPGA sont proposs un prix trs faible et raisonnable. Ce prodigieux essor a t
rendu possible grce aux progrs concernant les technologies de fabrication des transistors et
les mthodes de conception assiste par ordinateur (CAO). Le rle des FPGA est dintgrer
des circuits logiques complexes. Ces circuits sont susceptibles dtre reconfigurs
(Architecture programme modifiable) partiellement ou entirement suivant lapplication. A
cet effet, ce premier chapitre sinscrit dans un contexte qui traite les FPGA et leurs positions
au sein des autres systmes digitaux. Nous allons ensuite dcrire lapport de cette technologie
programmable sur la commande des moteurs.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

I.2)-FACTEURS DEVOLUTION DES CIRCUITS NUMERIQUES

Les circuiteries numriques (o la porte logique reprsente lunit de base) reposent sur
les trois aspects des circuits logiques qui sont : le combinatoire, le squentiel et lhybride des
deux. Des statistiques qui ont t faites ces dernires annes ont montrs quau bout de 10
ans, le prix dune porte logique a t divis par 200 o lintrt conomique du numrique. A
cet effet, le prix dune porte logique est divis se rduit de 40% par an. Le diagramme suivant
montre ces statistiques dvolution des couts durant ces dernires annes:

Figure(I.01) : Diagramme dvolution des cots ces dernires annes.

Cette volution est le fruit dun ensemble de facteurs qui sont rcapituls comme suit :

1. Besoins croissants en circuits spcialiss.

 Produits de plus en plus complexes.

 Contraintes (performance, cot).

2. Evolution rapide de la technologie.

 Gnralisation des Systmes sur Puce .

 Espace de conception trop grand.

3. Evolution des outils de conception haut-niveau.

 Produire une architecture partir dun algorithme.

 Exploration automatique de lespace de conception.

 Outils destimations (performances, surface, etc.).

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

I.3)-LES TECHNOLOGIES DE MEMORISATION

Voici dune manire gnrale, larborescence des mmoires disponibles nos jours :

Figure(I.02) : Les diffrents types de mmoires.

Lensemble des caractristiques de ces mmoires sont rcapitules comme suit :

 Les ROM (Read Only Memory): Mmoires figes par le concepteur a lecture seule et
non modifiables.

 Les P-ROM (Programmable Read Only Memory): Mmoires programmables une fois
par lutilisateur avec un quipement spcialiser (tableau de fusibles).

 Les EP-ROM (Erasable Programmable Read Only Memory): Mmoires


programmables lectriquement et effacement par des rayons ultra-violets au bout dun
certain temps (Quelques minutes).

 Les EEP-ROM (Electrically Erasable Programmable Read Only Memory):


Mmoires programmables lectriquement lecture seule, effaables lectriquement
(Quelques millisecondes).

 Les mmoires FLASH: Elles sont une version plus voluer des EEP-ROM avec
avantage dtre plus facile programmer et effacer.

 Les S-RAM (Static Random Mmory):Mmoires volatiles avec cellule de base


plusieurs transistors (accs rapide, consommation plus, coteux). La volatilit
correspond au non disponibilit de linformation lorsquil ny a pas dalimentation.

 Les RAM dynamiques: Mmoires volatiles qui ncessitent rafraichissement


priodique de linformation afin de la conserver avec cellule de base un transistor
(densit forte, accs lent).
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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

I.4)-LES CIRCUITS PROGRAMMABLES

La plupart des circuits numriques programmables sont issues de la clbre


architecture Architecture Von-Neumann propose par John Von Neumann en 1945 et porte
son nom. Ensuite une autre architecture qui vienne pour compenser les lacunes de la
prcdente dans certains domaines et afin damliorer la cadence de calcule o le facteur
temps dexcution est le plus important. Cette architecture nomme Architecture
Harvard qui porte le nom de luniversit amricaine qui la propose sachons que
paralllement larchitecture Von-Neumann nest pas fige mais on volution. Mais le
besoin croissant de composants trs rapides a orient les chercheurs dvelopper une autre
solution qui sera compltement diffrente des deux prcdentes architectures. Cette solution
rside dans le mode de programmation qui est devenu architectural logique cble
inversement aux deux premires architectures prcdentes o la programmation est
squentielle.

Dune manire gnrale, il existe deux alternatives ou solutions qui sont:

 Une solution logicielle: Elle est nomme aussi solutions programmables du type
Processeur o un traitement squentiel relativement lent et programmation
dpendante du composants (DSP, Microprocesseur et Microcontrleur).

 Une solution matrielle: Elle est nomme aussi solutions programmables du type
Logique o un traitement parallle en temps rel et une programmation
architecturale avec un langage de description matriel HDL (Mthodologie de
conception CAO) indpendante du composant (ASIC et FPGA).

Les caractristiques de ces circuits sont :

1. Les circuits du type DSP/Microprocesseurs : Un rapport performance/cot faible,


un temps de conception trs court et une grande souplesse dutilisation.

2. Les circuits du type spcialis ASIC : Trs performants mais avec un cycle de
conception long et une architecture fige.

3. Les circuits du type FPGA: Des performances proches des ASIC, un cot unitaire
intermdiaire et un cycle de conception moyen et une architecture modifiable.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

Voici un tableau rcapitulatif de comparaison des diffrentes solutions numriques :

Tableau(I.01): Comparaison des diffrentes solutions numriques.

Les frquences de fonctionnement du mode squentiel dpassent aujourdhui 2 GHz, la


rduction du temps de cycle ne suffira pas compenser les insuffisances de ce mode de
fonctionnement. La frquence dhorloge ou de fonctionnement des FPGA est relativement
faible devant les microprocesseurs et les DSP et ne dpasse pas quelques centaines de
Mgahertz, mais cette faiblesse est largement compense et mme surpasse grce au
paralllisme de traitement. Lexploitation du paralllisme est une technique en pleine
expansion dans les circuits numriques FPGA qui sont une alternative des DSP.

Figure(I.03): Schma comparatif dun DSP et dun FPGA.

Les circuits squentiels ont une architecture matrielle fige et inversement pour les
circuits logiques reconfigurables FPGA, on fait une adaptation de larchitecture du composant
en fonction des lalgorithme.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

1.5)-LES CIRCUITS LOGIQUES PROGRAMMABLES

Alors quauparavant la distinction tait nette entre le logiciel et le matriel, le circuit


logique programmable FPGA est venu sintroduire comme un hybride entre les deux
approches. Les circuits logiques programmables et reprogrammables architecturalement sont
classifis en trois grandes familles les PLD, CPLD et FPGA. Larboressance suivant illustre
les diffrents types suivant la technologie utilise.

Figure(I.04) : Diagramme des diffrents types de circuits logiques programmables.

 Les PLD (Programmable Logic Device):Famille des circuits programmables qui


comprend les PAL, GAL.

 PAL (Programmable Array Logic): Circuits logiques programmables dans lesquels


seules les fonctions ET sont programmables, les fonctions OU ne le sont pas.

 GAL (Generic Array Logic):Circuits logiques PAL reprogrammables technologie


CMOS.

 Les CPLD ou EPLD (Erasable Programmable Logic Device):Circuits logiques


reprogrammables.

 ISP (In System Programmable):Circuit que lon peut programmer mme lorsquil
est en place sur lapplication.

 Les FPGA (Field Programmable Gate Array) : Ces circuits sont une volution des
CPLD. Rcemment, ils intgrent galement des mmoires entires, des multiplieurs et
mme des noyaux de processeur.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

I.6)-LES CIRCUITS LOGIQUES PROGRAMMABLES DU TYPE FPGA

I.6.1)-Critres de chois du circuit programmable FPGA

Les FPGA sont dvelopps rcemment grce aux progrs de la technologie VLSI,
lapparition de ce type de circuits est une rvolution des systmes digitaux et ouvrants des
perspectives de traitement numrique inaccessibles auparavant. La fin des annes 80 a vu
lapparition des premiers circuits FPGA qui sont des circuits intgrs que lon peut configurer
en un temps relativement court pour raliser nimporte quelle fonction logique cble
bas cot par une programmation de ses cellules logiques et ses interconnexions avec une
restriction de ne pas puiser les ressources du FPGA. Typiquement, un circuit FPGA haute
densit peut contenir jusqu plusieurs millions dlments programmables. Pour russir
une application base d FPGA et afin dobtenir un systme plus performant, consommant un
minimum de puissance, il est ncessaire de respecter un certain nombre de rgles comme :

 Bien connatre les caractristiques du FPGA cibl pour assurer son adquation avec les
besoins du projet.

 Elaborer une mthodologie de conception.

 Matriser les outils dimplmentation et de choisir des outils de synthse de qualit.

La conception sur les circuits FPGA est un challenge dans lequel lobjectif est de
trouver le bon compromis entre densit, flexibilit et performances temporelles.

Figure(I.05) : Critres de chois du circuit logique programmable FPGA.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

I.6.2)- Diffrent domaines dapplication des FPGA

Les FPGA on fait rvolutionner certain domaines de contrle numrique et de plus en


plus utiliss pour intgrer des architectures numriques complexes. Ils sont devenus les plus
populaires en matire dimplantation et de prototypage des circuits numriques aprs leur
apparition sur le march en 1984.La cl matresse de leurs russites est laspect de
programmation de ces derniers. Leurs utilisations actuelles couvrent les deux domaines : civil
et militaire. Parmi ces applications nous citons :

1-Informatique : Priphriques spcialiss. 2-Machinerie industrielle : Contrleur pour


machines. 3-Tlcommunications : Traitement dimages, Filtrage.4-Instrumentation :
quipement mdical, Prototypage.5-Transport : Contrle davions et mtros. Arospatiale :
Satellites. Militaire : Radar, Communication protge, la dtection ou la surveillance.
Autres.

I.6.3)-Principaux fondeurs dFPGA

Les fabricants des FPGA ne cessent pas damliorer leurs produits par lefficacit et la
puissance. Lensemble des firmes (Principaux fondeurs) qui conoivent ce type de circuits
sont : Actel ,Altera , Atmel ,Cypress, Lattice, Minc , QuicLogic, Xilinx et
dautres.

Figure(I.06) : Statistiques du march occup par les vendeurs dFPGA.

1.6.4)-Configuration et reconfiguration des FPGA

Un systme reconfigurable est un systme qui est constitu de composants ou entits


architecture modifiable afin de rpondre un objectif bien dtermin. Ce systme
reconfigurable dispose dun mcanisme permettant de choisir une nouvelle configuration et de
la mettre en place dans le cadre du processus de reconfiguration. Les circuits FPGA sont un
type de ces circuits reconfigurables. Ils sont programmables ou configurables sur les cartes

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

sur quelles ils sont implants par lutilisateur. Cette reconfigurabilit est une proprit
ncessaire face aux systmes charges et contraintes variables. Le FPGA est une abrviation
anglaise de qui signifie rseau des portes programmables sur site ce qui est dcrit dans la
figure suivante.

Figure(I.07): Reprogrammabilit sur site dun FPGA.

1.6.5)-Technologies de programmation des FPGA

Pour franchir les inconvnients susmentionns des mmoires, et dans le but de faire un
ensemble de technologies complmentaire adaptable suivant lenvironnement des cahiers de
charges, il existe trois types dFPGA reprogrammables suivant la technologie de
mmorisation pour rpondre aux diffrentes applications.

Ces trois principales technologies dFPGA sont :

 Technologie de programmation par RAM.

 Technologie de programmation par EEPROM ou FLASH.

 Technologie de programmation par ANTI-FUSIBLE.

I.6.5.1)-Technologie base de RAM (XILINX et ALTERA)

Cette technologie permet davoir une reconfiguration rapide des FPGA .Les points de
connexions sont des ensembles de transistors commands. Linconvnient majeur de cette
technologie cest quelle ncessite beaucoup de place et il est ncessaire de sauvegarder le
design du FPGA dans une autre mmoire Flash.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

Figure(I.08): Caractristiques des technologies SRAM.

I.6.5.2)- Technologie base dEEPROM ou FLASH (LATTICE et ACTEL)

Cette technologie garde sa configuration mais un nombre limit de configuration avec


une configuration plus lente par rapport SRAM.

Figure(I.09): Caractristiques des technologies FLASH.

I.6.5.3)
I.6.5.3)-
3)- Technologie base dANTI-FUSIBES(ACTEL)

Les points de connexions sont du type ROM, cest--dire que la modification du point est
irrversible. Pour comprendre le mcanisme de connexion sans rentrer dans les dtails des
semi-conducteurs, on considre que le point de connexion est le point de rencontre de deux
segments conducteurs ou lignes conductrices. Le non anti-fusible vient du fait que ltat initial
du fusible ou la couche isolante est prsent et il ny a pas de contact pour ltablir il faut
dtruire le fusible ce qui est contradictoire au fonctionnement habituel dun fusible. Des
composants moins gnriques mais plus petits et plus rapides ont t dvelopps.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

Figure(I.10): Caractristiques des technologies ANTI-FUSIBLES.

I.6.6)-Architecture interne des FPGA

On appelle les FPGA quelques fois LCA, abrviation anglaise de Logic Cell Array
signifiant rseau de cellules logiques. Pour russir implanter un systme dans un FPGA de
manire efficace, il est indispensable de bien connatre sa structure interne et ses limites du
point de vue performances. Les composants logiques programmables sont des circuits
composs de nombreuses cellules logiques lmentaires librement assemblables. Celles-ci
sont connectes de manire dfinitive ou rversible par programmation afin de raliser les ou
les fonctions numriques dsires. Un FPGA (Field-Programmable Gate Array) est un circuit
intgr avec une structure adaptable par lutilisateur et compose dun rseau de cellules
lmentaires ou dlments logiques programmables CLB et IOB rpartis rgulirement et
relis entre eux grce des connections qui forment une matrice de routage programmable
pour obtenir un comportement spcialis du circuit dans sa globalit. Puisque tous les
lments sont programmables, le FPGA peut muler et raliser nimporte quel circuit a
lunique condition que celui-ci npuise pas les ressources logiques et de routage du FPGA.
Lensemble des systmes reconfigurables FPGA est subdivis en trois catgories suivant les
fonctions prexistantes et des possibilits de les interconnectes. Ces catgorie sont : des
systmes reconfigurables nomms grain fin, des systmes reconfigurables nomms grain
moyen et des systmes reconfigurables nomms grain large.

Larchitecture interne des FPGA est diffrente dun fondeur un autre et mme entre les
diffrentes gammes du mme constructeur mais rien nempche que leurs ressemblances
peuvent tre rassembles dans le schma reprsentatif de la figure suivante :

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

Figure(I.11): Architecture interne dun FPGA.

 Les macro-cellules internes sont appeles :

 Soit CLB qui est la dnomination adopte par Xilinx et abrviation anglaise
de Configurable Logic Block , signifiant bloc logique configurable.
 Soit LC qui est le nom choisi par Cyprs et abrviation anglaise de Logic Cell ,
signifiant cellule logique.
 Soit LE qui cest lappellation dAltra abrviation anglaise de Logic Element
signifiant lment logique.
 Les macro-cellules sur la priphrie sont appeles : IOB abrviation anglaise
de Input Output Block , signifiant bloc logique dentres sorties.

 Lensemble des points de connexion est appel PIP, abrviation anglaise de


Programme Interconnect Points .

La granularit des FPGA par les macro-cellules CLB nous permet dimplmenter des
fonctions logiques combinatoires ou squentielles complexes car chaque CLB est
constitu dune partie combinatoire et dune partie squentielle. Chaque fonction est
dcompose en petites fonctions booliennes qui peuvent tre contenues par de petites cellules
lmentaires SLICES .Ces dernires comportent des LUT pour la partie combinatoire et une
ou des bascules (gnralement de type D) pour la partie squentielle.

Les architectures existantes peuvent tre regroupes en trois grandes catgories suivant la
manire dont les blocs logiques sont organiss comme le montre la figure suivante:

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

Figure(I.12): Diffrentes architectures des FPGA.

I.6.7)- Architecture MULTI-COMPOSANTS

Dans un environnement multi-composant,plusieurs structures sont possibles pour un


certain nombre dFPGA qui admettent lassociation et comme exemple:

I.6.7.1)- Association de plusieurs FPGA

Lassocition de plusieurs FPGA prend diffrentes architectures suivant le besoin voici


deux exemples dassociation :

Figure(I.13): Exemples dassociation entre FPGA.

I.6.7.2)- Association dun microprocesseur et dun FPGA

La combinaison entre un FPGA et un processeur est possible dans certains cas comme
acclrateurs matriels o le systme reconfigurable est directement coupl un processeur ce
qui constitue un SOC. Le microcontroleur ou le microprocesseur est gnralement le hote
(organise,initialise,charge les programmes.. ).

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

Unit intgre Priphrique Co-processeur

Figure(I.14): Exemples dassociation entre FPGA et Microprocesseur.

1.6.8)-Avantages et inconvnients des FPGA

Les avantages et les inconvnients des FPGA sont multiples on trouve :

Avantages Inconvnients

-Technologie facile matriser. - Performances non optimises.

-Temps de dveloppement rduit. -Temps de rponse long par rapport aux


ASIC.
-Reprogrammable.

-Idal pour le prototypage.

-Cot peu lev.

-Paralllisme de traitement.

-Flexibilit et la possibilit de rduire


fortement les dlais de dveloppement et
commercialisation.

-La reconfiguration, parfois en temps rel.

I.6.9)-Les deux grandes familles architecturales dFPGA

Les familles des FPGA peuvent se regroupes en deux groupes :

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

I.6.9.1)-Les circuits FPGA base de LUT (Look Up Tables)

Les LUT (Look Up Tables) ressemblent aux tables de vrit des fonctions logiques et
ralisables par des mmoires de type SRAM. Aujourd'hui, la structure la plus utilise est
base sur ce type (Look-Up Table) dFPGA. Les possibilits offertes par les circuits
programmables FPGA a SRAM permettent par ailleurs de mettre en uvre le concept de
prototypage (ou maquette) pour la vrification fonctionnelle de systmes sur puce pour
certaines applications. La fonction de la LUT est de stocker la table de vrit de la fonction
combinatoire implmenter comme le montre la figure suivante.

Figure(I.15): Exemple dimplmentation sur LUT.

I.6.9.2)-Les circuits FPGA a base de multiplexeurs MUX

Les FPGA base de multiplexeurs qui sont des microcellules a trois entres capable
de raliser la fonction suivante :

Equation logique Symbole

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

Figure(I.16): Exemple dimplmentation sur des multiplexeurs.

I.6.10)- Technologie du premier fondeur dFPGA XILINX

Le plus gros constructeur du march est XILINX qui a introduit la srie XC2000 (de 600
1500 portes) entre 1984 et 1985 avec des frquences de fonctionnement pouvant atteindre
les 420MHZ. Depuis, dautres sries sont apparues comme les XC3000, XC4000, XC5200 et
XC6200, ainsi que les XC9500 et la mise sur le march du 1er FPGA XILINX en 1985.Puis
lapparition en 1992 du premier FPGA du constructeur ALTERA qui est le concurrent le plus
important de XILINX, avec un type de circuits assez diffrent le FLEX 8000 (15 000 portes
max).Rapidement lexploitation de la technologie EEPROM un an plus tard en 1993 puis le
lancement du VIRTEX II /XILINX (jusqu 10 millions de portes) en 2001 et des FPGA de
capacits suprieures 50 millions de portes fonctionnant des frquences dpassant les 500
MHz en 2005.

Le principe des FPGA de XILINX est de stocker la configuration dans une mmoire vive
statique SRAM. Aujourdhui des blocs des fonctionnalits supplmentaires dans quelques
versions volues sont ajouts et ddies des applications spcifiques. Ces fonctionnalits
supplmentaires qui sont : Mmoire RAM, Petits multiplieurs, Blocs DSP, Curs de
processeurs RISC et arbres de distribution dhorloge pour gnrer diffrent domaines
dhorloge pour un bon synchronisme en cas dFPGA a grande capacit.

Dans le cas du Virtex-II 1000, la matrice de logique programmable est de 40 32 = 1280


CLB, soit 5120 slices, soit enfin 10240 cellules logiques. Les LUT sont constitus de quatre
slices. Les bascules dans chaque slice sont initialises par dfaut valeur 0 et chaque
bascule bnficie de broches de contrle. Chaque table LUT permet la conception dune
mmoire synchrone 161 bits. Les deux LUT dune tranche offrent une mmoire synchrone
162 bits, 321 bits ou 161 bits. Une LUT fonctionne galement comme un registre
dcalage de seize bits.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

 Structure des CLB

Figure(I.17): Architecture dun CLB de familles Virtex.

Larchitecture simplifie dun slice est comme suit :

Figure(I.18): Architecture dun SLICE de familles Virtex.

 Structure des IOB

Les blocs dentres/sorties disposent de bascules aussi de contrle trois-tats.

Figure(I.19): Architecture dun IOB de familles Virtex.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

I.7)- LA CONFIGURATION DES FPGA PAR LES OUTILS CAO

I.7.1)- De lalgorithmique la conception CAO

Lorigine du mot algorithme provient du nom latinis dAl-Khawarizmi (Abou Jafar


Muhammed Ibn Musa al-Khawarizmi mdecin arabe du moyen ge). Un algorithme est une
suite ou squence de raisonnements ralis par un nombre fini d'oprations en termes de
temps et de support matriel afin de fournir une solution a certains problmes. Un algorithme
est prsent sous forme dune prescription qui peut avoir diffrentes formes (textuelle,
graphique, formule mathmatique, diagramme de squence..etc.). La plupart des
algorithmes existants sont orients vers une implmentation logicielle ce qui est contraire
notre application qui sagit dune implantation matrielle. Lobjectif des algorithmes sont
rcapituls comme suit:

 Transmettre un savoir faire.


 Dcrire les tapes suivre pour raliser un travail.
 Expliciter clairement les ides.

Les techniques de conception CAO (Conception Assiste par Ordinateur) sont


aujourdhui trs prouves et largement employes afin de concevoir des circuits
lectroniques ncessaires a mettre en pratique les connaissances algorithmiques .Lapproche
moderne pour la conception des circuits (logiques) lectriques et la manire dintroduire une
fonctionnalit sur un support physique sont confies aux outils CAO. Les outils CAO sont
utiliss pour gnrer le fichier de configuration des FPGA qui sappelle (bit-Stream) partir
dune description de haut niveau. Les principaux rles confis aux outils CAO sont : la
description, la simulation, la synthse, le placement et le routage. Un design peut tre conu
laide dun diteur schmatique ou dun outil de traitement de textes.

Figure(I.20):Mode dexcution matriel de la CAO.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

La conception de circuit simple peut se faire par lapproche schmatique mais dans les
circuits complexes elle cde le champ de conception lapproche textuelle.

I.7.2)- Mthodologie de conception

Le flot de conception dun systme sur puce regroupe plusieurs niveaux dabstraction.
Dans chaque niveau, le concepteur sintresse la rsolution dun problme. Les outils de
CAO sont utiliss intensivement et assurent la transition entre les diffrents niveaux
d'abstraction. Nous pouvons traiter un systme complexe de deux manires qui sont :

 Lapproche dite descendante (ou top-down en anglais).

 Lapproche dite ascendante (ou bottom-up en anglais).

REMARQUE: Il y a une grande similitude de conception pour les FPGA, les CPLD et les
ASIC.

Le dveloppement dune application sur FPGA par des outils CAO suit lenchainement des
tapes suivantes:

1)-Spcification du design

 Le nombre de broches d'entre-sortie et leur localisation dans la puce FPGA.

 La spcification de la frquence dhorloge du systme.

 La spcification de la mmoire requise pour l'application.

2)-Dveloppement du design

 Spcification de la mthodologie de design (Outil de dveloppement utilis).

 La saisie du circuit Codage RTL (VHDL, Verilog...)

 Graphique (Machine tats).


 Saisie HDL (Hardware Description Language).

 La simulation (Pr et Post synthse).

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

3)-Synthse

La synthse est le processus qui convertit la reprsentation du design partir


du code HDL fourni pour produire une reprsentation au niveau porte logique. Elle soccupe
de dterminer quelles sont les structures susceptibles de rpondre au cahier des charges
tudi et de produire un code boolen unique sous forme dun fichier.

4)-Placement et routage

A partir des fichiers de synthse, l'outil de conception procde au placement et


routage. Un algorithme de routage est sens de faire laiguillage des donnes quil reoit vers
leurs destination par action sur les nuds de routage ce qui est quivalent a dfinir les
chemins qui relient lensemble des CLB contenus dans la fonction dsire. Ces algorithmes de
routage sont diffrents dun concepteur un autre. Plusieurs traitements sont ncessaires pour
obtenir un fichier de configuration :

 Partitionnement : Les quations logiques sont partitionnes en un autre ensemble


quivalent dquations. Chaque quation de ce nouvel ensemble peut tre implante
dans un seul bloc logique du composant cible FPGA.

 Placement : Des blocs logiques sont slectionns dans la matrice et affects au calcul
des nuds du rseau boolen.

 Routage : Les ressources dinterconnexion sont affectes la communication de ltat


des nuds du rseau vers les diffrents blocs logiques qui en ont besoin.

 Gnration des donnes numriques de configuration : Les informations abstraites


de routage, de placement et les quations implantes dans les blocs sont transformes
en un ensemble de valeurs numriques, qui seront charges sur le composant FPGA.

5)- Intgration et implmentation

L'implmentation est la ralisation proprement dite qui consiste mettre en uvre


l'algorithme sur l'architecture du circuit configurable cible, c'est-a-dire compiler, charger,
puis lancer l'excution sur un ordinateur ou calculateur. Cest une tape de programmation
physique et de tests lectriques qui clture la ralisation du circuit. La figure suivante rsume
un peut lensemble de ces tapes.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

Figure(I.21):Etapes de conception sur FPGA.

I.8)- LAPPORT DES FPGA A LA COMMANDE DES MACHINES

Sous l'impulsion de progrs rapide et extraordinaire du numrique ; lamlioration de


la qualit et des performances a toujours t une proccupation constante chez les concepteurs
de circuits numriques et cest dans ce contexte que nous exploitons les FPGA afin de faire
une contribution lamlioration de la commande des machines en temps rel. Les
contraintes majeures pour la commande des machines sont la satisfaction du compromis
rapidit /prcision dune part et un taux de calculs lev dautre part. Une approche efficace
pour rsoudre ce genre de problme est aujourdhui disponible et concrtiser par ces circuits
logiques FPGA. Lintroduction des FPGA est un remde la complexit des algorithmes de
commande ainsi qua la vitesse de traitement.

Le FPGA assure toute la partie algorithmique de la commande grce ces


caractristiques notamment le paralllisme de traitement. Parmi les caractristiques de ce
circuit que le contrle des machines lectriques peut se bnficier rside : la possible
dimplanter des fonctions avances irralisables dans le domaine analogique, aucun impacte
des perturbations externes sur les algorithmes, la ralisation de systmes srs et efficaces avec
prcision, la reprogrammabilit sur site sans changer de composant ni cblage et un
encombrement minimal o tout les algorithmes de contrles sont intgrs sur une puce de
quelques millimtres carrs. Lensemble de ces caractristiques est un acquis pour la
commande des moteurs par une optimisation du rendement des convertisseurs statiques.

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CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

Finalement lapport des FPGA sur la commande des machines peut etre rsum dans les
qulques points suivant :

 Les FPGA sont des solutions numriques qui permettent dapprocher les avantages de
lanalogique et de garder au mme temps les avantages du numrique avec
limplantation dalgorithmes complexes, un temps de calcul rduit a quelques
microsecondes et une bonne prcision.

 Eviter linconvnient majeur des solutions analogiques classiques qui rside dans
linfluence des variations paramtriques engendr par la sensibilit aux perturbations
externes comme la chaleur.
 Pas dentretien qui ncessite du temps et des pertes dordres conomique a linverse
des solutions analogiques.
 Implmentation de fonctionnalits supplmentaires qui ne sont pas ralisable en
continu.
 Augmentation de la bande passante vis a vis des autres solutions numriques comme
les DSP et microcontrleurs ou microprocesseur traditionnels.
 Lintgration sur une seule puce de plusieurs algorithmes de contrle grce la
configuration dynamique avec une grande flexibilit pour un changement de la
structure de contrle
 La possibilit de rduire fortement les dlais de dveloppement et de
commercialisation.
 Lutilisation des FPGA dans le contrle des machines ne ncessite pas despace ce qui
est quivalent a un encombrement minimale car cest une technologie embarque
hautement intgre avec une consommation d'nergie ultra-basse.

Avant lapparition des FPGA qui sont disponibles aujourd'hui, les mthodes classiques
utilises avec DSP et microcontrleur, permettent lobtention dun temps de cycle moyen
proche de 100 (us) ce qui est quivalent a une frquence de commutation aux alentours de 1-5
kHz. Avec l'introduction des FPGA a des prix raisonnables, la frquence de commutation est
devenue aux alentours de 10-15 (KHz) et aujourd'hui d'ordre de 50(KHz). Il est mme
possible d'obtenir des frquences aussi leves que 100 (KHz) mais malheureusement les
limites des dispositifs dlectronique de puissance sont atteintes sachons que lnergie
dissipe dans ces convertisseurs est proportionnelle a la frquence de commutation ce qui
reprsente une contrainte trs pesante.

UMMTO Page 22
CHAPITRE I : Etat dart des FPGA et leurs apports la commande des machines

I.9)- LA STRUCTURE MATERIELLE DE COUPLAGE (FPGA /MACHINE)

La recherche dans le domaine de conception des circuits numriques de commande pour


les systmes automatiss en temps rel est difficile, car elle ncessite non seulement une
parfaite maitrise des technologies employes mais aussi une trs bonne connaissance des
caractristiques dapplication et de la nature de sont environnement. La structure gnrale de
couplage FPGA/Moteur est schmatise dans la figure suivante :

Figure(I.22):Structure de couplage FPGA/Moteur triphase.

Llment microlectronique FPGA agit comme le cerveau du systme. Il reoit des


donnes, les traite, et prend des dcisions. Donc, comme on le voie sur la figure prcdente,
Le FPGA va permettre de cadencer les interrupteurs des convertisseurs statiques.

I.10)- CONCLUSION

Ce premier chapitre est ddi la prsentation du contexte gnral de la thse et permet


den dterminer les principaux objectifs. Au dpart, nous avons prsent un survol des circuits
programmables puis nous avons tudi ltat dart des FPGA ce qui nous a permis de conclure
que la technologie FPGA sinscrit au sommet de lvolution des composants logiques et le
besoin croissant de composants plus performants, plus conomiques et disponibles en
grandes quantits est les grands axes du progrs qui sont disponibles dans les FPGA. Les
FPGA ouvrent de grandes perspective en matire de contrle en temps rel. La ralisation
dun systme de contrle en temps rel ncessite aussi une bonne matrise des outils fournis
par la thorie de lautomatique lors de la phase de modlisation et de simulation, ainsi quune
bonne matrise de linformatique temps rel lors de la phase dimplantation et lensemble de
ces point seront traiter au cours des prochains chapitres puis sera plus particulirement dtaill
et appliqu sur un moteur asynchrone triphas qui est la cible dapplication des FPGA et sujet
de ntre application.

UMMTO Page 23
Modlisation et commande du moteur asynchrone
triphas
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

OBJECTIF

Cest dans la tendance que le matriel doit tre parfaitement connu pour tre exploit par
un logiciel CAO que ce chapitre sera consacr. Donc, dans le contexte de modlisation de
lensemble convertisseur statique-machine asynchrone en vue de la commande qui sera
applique sur les grandeurs statoriques que ce chapitre sera entirement ddi.

II.1)-INTRODUCTION

Les machines lectriques ou machines tournantes sont des dispositifs lectriques qui
permettent de gnrer un mouvement ou une nergie mcanique partir dune nergie
lectrique et inversement. Elles occupent une place prpondrante dans tous les secteurs
industriels. Cette dernire dcennie a vue lexploitation grande chlle de ces machines dans
lindustrie ce qui a engendrer un progrs particulier pour ce qui concerne la recherche de
techniques de contrle de ces machines. Les machines lectriques tournantes sont classes en
trois catgories qui sont les machines courant continu, les machines synchrones et les
machines asynchrones. Le chois de la machine est en relation directe avec le type
dapplication et de son environnement.

Depuis son invention et sa dcouverte par NICOLA TESLA, la machine asynchrone


attirer une attention particulire des industriels et elle est devenue lactionneur le plus
important parmi les machines tournantes de nos jours. Elle est caractrise par sa simplicit de
conception, de fabrication, dentretien, de robustesse et peu coteuse avec un excellent
rendement. Cette simplicit saccompagne dune complexit de contrle cause des non-
linarits de son modle mathmatique et du caractre fortement coupl de ses variables dtat
lies aux interactions lectromagntiques entre le stator et le rotor ce qui est un comportement
inverse de sa prdcesseur la machine a courant continu. Le moteur asynchrone a des
avantages assez connus et assez nombreux. Par contre, il est difficile et onreux den faire une
variation de sa vitesse lors du fonctionnement. Cest la raison pour laquelle, le moteur
courant continu est rest longtemps le plus utilis dans les entranements vitesse variable.
Avec le dveloppement de lindustrie et les techniques de commande numrique en temps
rel, le moteur asynchrone suscite de plus en plus dintrts. Nous consacrerons ce chapitre au
moteur asynchrone triphas qui est notre application. Le principe de fonctionnement est
dabord tudi puis les lments de contrle et les boucles de rgulation seront dcrits et
finalement nous prsenterons la commande qui pourrait tre implantable sur les FPGA.

UMMTO Page 24
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

II.2)-LENVIRONNEMENT
ENVIRONNEMENT MECATRONIQUE

Les systmes mcatroniques sont des systmes complexes faisant intervenir des
technologies
ologies diffrentes dans le but de construire unn systme automatis. Ce dernier est
subdivis en deux sous systmes complmentaires qui sont : un systme contrl et un
systme de contrle . Le systme contrl compos dune partie matrielle
(Moteur/Variateur) et le systme de contrle ou de commande, compos dune partie
matrielle et une autre logicielle (Calculateur pour excuter
cuter l'algorithme de contrle comme
exemple FPGA ; CAO ). Ces deux parties du systme automatis communiquent entre
elles par lintermdiaire de capteurs pour acqurir ltat de cet environnement. Ltude
L d'un
systme comme celui-ci
ci ncessite un dveloppement de modles complexes, fortement
multidisciplinaires et afin dillustrer ces propos,, le schma suivant rsume lensemble de ces
liens :

Figure(II.01): Lenvironnement mcatronique des machines.


Figure(II.01): machines

UMMTO Page 25
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

II.3)-DESCRIPTION DU MOTEUR ASYNCHRONE

Le moteur asynchrone triphas est le plus utilis pour assurer la variation de vitesse et du
couple dans les mcanismes industriels. Il est constitu du stator et du rotor avec trois
enroulements (bobines) parcourus par des courants alternatifs triphass qui reprsentent le
stator et un autre ensemble de trois enroulements qui sont court-circuits et qui forme le rotor.
Et dans une machine asynchrone cage dcureuil, les spires au rotor sont constitues par des
barres de fer entourant le rotor et formant une cage cylindrique appele cage dcureuil. Les
courants alternatifs dans le stator crent un champ magntique tournant la pulsation de
synchronisme et le rotor tourne une vitesse plus petite que la vitesse de synchronisme .On
dit que le rotor "glisse" par rapport au champ tournant et ce glissement dpend de la charge.

II.4)- AVANTAGES ET INCONVENIENTS DU MOTEUR ASYNCHRONE

Les avantages et les inconvnients du moteur asynchrone sont assez nombreux mais les
principaux sont rsums dans le tableau suivant :

Avantages Inconvnients

-La robustesse. -Non dcouplage naturel.


-La simplicit de construction. -Non linarits.
-Leurs bas cots.
-Un rendement excellent.

II.5)-MODELISATION DU MOTEUR ASYNCHRONE

Ltablissement des diverses relations qui constituent le systme est en vue de la


commande de ce dernier car la conception dun systme de commande en temps rel passe
ncessairement par une tape de modlisation. La thorie gnralise des machines
lectriques triphases classiques, est base sur la transformation de Park qui rapporte les
quations lectriques statoriques et rotoriques deux axes perpendiculaires lectriquement
(direct et en quadrature). Ltude et lanalyse du moteur asynchrone consiste a obtenir un
modle mathmatique reprsentatif du fonctionnement de ce moteur et qui permet de prvoir
le comportement de ce systme et lvolution des variables dtat de ce dernier sous l'action
d'un vnement particulier avec une prise en compte de toutes les simplifications possibles et
leurs influences sur les rsultats de synthse. Ltape de modlisation savre donc
indispensable pour lanalyse et la synthse de la commande du moteur.

UMMTO Page 26
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

II.5.1)-Hypothses simplificatrices

Avant dtablir le modle de la machine asynchrone en vue de sa commande, nous


rappelons brivement les hypothses simplificatrices dsormais classiques, retenues. Les
hypothses faites sont les suivantes :

 Une parfaite symtrie.


 Le systme trois phases est considr quilibr.
 Non saturation des circuits magntiques.
 Les pertes fer sont ngliges.
 Il ny a pas deet de peau.
 Leet des encoches est nglig.
 La rpartition de la force magntomotrice est sinusodale.

Par consquence ces simplifications, les flux sont additifs, les inductances propres sont
constantes et une variation sinusodale pour les inductances mutuelles en fonction de langle
lectrique de leurs axes de rotation.

Figure(II.02): Reprsentation schmatique de lensemble (stator/ rotor).

Dfinition des angles :

 ;   =
 ;  ;   =
;

   =

=
;  ;   =
2
2 2
 ;   =
 ;  ;   =

3 3
4 4
 ;   =
  ;   =

3 3

 


 = =
  
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CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

Nous aurons dans ce qui suit un aperu sur les relations mathmatiques se retrouvent dans la
littrature technique de modlisation consacre aux machines lectriques triphases
asynchrones a rotor bobin.

II.5.2)-Equations lectriques sur les axes a,b,c


Les tensions statoriques et tensions rotoriques dans une machine asynchrone sont donnes
daprs la loi de FARADY comme suit :

 = " # . %  = " + # . %


!  ) 

 
 = &! # . % (  = &) + # . % (
 

 "
 "
  = '! # . %   = ') + # . %
EQ (II: 01)
 
 "  "

II.5.3)-Ecriture matricielle des quations lectriques

  = +, -%    = +, -% 


!  ) 
" "
EQ (II: 02)

Telque :

  =    "   =    "

%  = % % % " %  = % % % "

# 0 0 # 0 0
+# - = . 0 # 00 +# - = . 0 # 00
0 0 # 0 0 #

II.5.4)-Equation mcanique

Le comportement mcanique de la machine asynchrone dpend de linertie 1, du couple


lectromagntique23, du couple mcanique rsistant 24 et du couple de frottement 25  =
67 8 ou 67 est la constante de frottement. Lquation mcanique est donne par :

1 + 67 8 = 23 24


9"
"
EQ (II: 03)

Le modle de reprsentation de la machine asynchrone que nous venons de prsenter prsente


linconvnient dtre relativement complexe dans la mesure o les matrices dinductances
mutuelles qui vont tre dcoul de la drivation des flux magntiques contiennent des

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CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

lments variables en fonction de langle de rotation . Une solution pour obtenir des
cocients constants consiste appliquer une transformation mathmatique au systme et
cette transformation est plus connue sous le nom de transformation de Park.

II.5.5)-Transformation de PARK

Lobjectif primordiale de la transform de Park est rendre le systme (modle de la


machine) linaire. On utilise alors cette transformation mathmatique qui permet de dcrire le
comportement de la machine laide dquations diffrentielles coefficients constants. Elle
consiste faire des projections sur deux axes orthogonaux de toutes les grandeurs du systme.
La condition qui permet de remplacer la machine triphase par son modle biphas est sa
symtrie. La matrice de Park et sont inverse sont les suivantes:

@ABC
  ABC D
 = F ABC D
 = FL
<E GE

<? GE K
;
  = = ? C%H
  C%H D
 F C%H D
 F K
<E

? I K
= =
EQ (II: 04)
I I
> < < < J

@ ABC
  ABC D
 = F 1L
<E

<? K
;MI 
  = = ? C%H
  C%H D
 = F 1K
<E

? K
EQ (II: 05)

>ABC D
 = F C%H D
 = F 1J
GE GE

Cette transformation triphase-biphase qui permet de modliser chaque grandeur par deux
coordonnes au lieu de trois par consquent une rduction du nombre dquations ncessaires
a la modlisation du systme.

La transformation de Park pour les courants est :

%O  = ;
 %  %  = ;MI 
 %O 

Avec :

%  = % % % "

2BPQBCRH3C R, T, A U ABU4RH CRB4%VU3

%O  = % % %W 


"

2BPQBCRH3C 3 ;R4AX, V; 0 U ABU4RH CRB4%VU3

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CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

REMARQUE : Cette transformation est valable aussi pour les tensions et les flux. Pour les
grandeurs rotoriques, il suffit de remplacer lindice s par lindice r .

II.5.6)- Equations magntiques sur les axes a,b,c

Labsence de saturation et la limitation au premier harmonique despace nous permettent

dcrire les expressions des flux statoriques et rotoriques comme suit :

Z  = +[ -%  + +\ -%  (


Y 
Z  = +[ -%  + +\  -% 
EQ (II: 06)

O :

Z  = Z Z Z " Z  = Z Z Z "

%  = % % % " %  = % % % "

Les quatre sous matrices dinductances scrivent :

^ P P ^ P P


+] - = +[ - = .P ^ \ 0 +] - = +[ - = .P ^ \ 0
P P ^ P P ^

4 2
@ ABC
ABC `
a ABC `
aL
? 3 3 K
2 4
+_ - = \  ?ABC `
a ABC
ABC `
aK
? 3 3 K
? 4 2 K
> ABC `
a ABC `
a ABC
J
3 3

+_  - = +_ -"

Avec les diffrentes inductances qui dsignent:

[ : Inductance propre d une phase statorique.

[ : Inductance propre d une phase rotorique.

\ : Inductance mutuelle entre deux phases statoriques.

\ : Inductance mutuelle entre deux phases rotoriques.

\  : Inductance mutuelle maximale entre une phase statorique et une phase rotorique.

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CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

On remarque que chaque composante du flux magntique est une combinaison ou


interaction des courants de toutes les phases.

Dans ce qui suit, nous allons donner les quations lectriques de la MAS dans le systme
biphas en appliquant la transformation de Park aux quations.

II.5.7)- Equations magntiques sur les axes d et q

Cest a partir de ce niveau de modlisation que commence apparaitre lutilit de la


transforme de Park sur les quations des flux. Pour les flux statoriques et avec projection sur
les axes d et q on aura :

Z  = +] -%  + +_ -% 

;
 MI ZO  = +] -;
 MI %O  + +_ -;
 MI %O 

On multiplie par ;
 :

ZO  = u;
 +] -;
 MI v%O  + w;
 +_ -;
 MI %O  ZO x (II:07)

Pour les flux rotoriques la mme chose on aura :

Z  = +] -%  + +_  -% 

;
MI ZO  = +] -;
MI %O  + +_  -;
 MI %O 

On multiplie par ;
MI:

ZO  = u;
+] -;
MI v%O  + u;
+_  -;
 MI v%O  EQ (II: 08)

En effectuant les quatre produits matriciels on trouve :

yz{ [ \ % Z [ \ %


Dy F = }  ~` a DZ F = }  ~` a
z| \ [ %  \ [ %
EQ (II: 09)

ZW = [W %W ZW = [W %W

Avec :

[ = [ \ : Inductance propre cyclique du stator.

[ = [ \ : Inductance propre cyclique du rotor.

UMMTO Page 31
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

3
\= \ : Inductance mutuelle cyclique entre stator et rotor.
2 

[W = [ + 2\ [W = [ + 2\

On remarque que daprs lquation des flux prcdente que les matrices inductance
deviennent diagonale avec peut dlment et ces derniers ne dpend plus de do lutilit de
la transforme de Park a ce niveau.

II.5.8)- Equations lectriques sur les axes d et q

Pour les flux statoriques et avec projection sur les axes d et q on aura :

Z
  = +, -% 


;
 MI ZO 
 ;
 MI O  = +, -;
 MI %O 


ZO  ;
 MI  

 ;
 MI O  = ;
 MI Z +, -;
 MI %O 
 
  O

 O  = + ;
  ZO + +, -%O
!  !   !
" ! "
EQ (II: 10)

Idem pour le flux rotoriques la mme chose on aura :

Z
  = +, -% 


;
MI ZO 
 ;
MI O  = +, -;
MI %O 


ZO  ;
MI  

 ;
MI O  = ;
MI Z +, -;
MI %O 
 
 O

 O  = + ;
 ZO + +, -%O
)  )   )
" ) "
EQ (II: 11)

On effectue les produits matriciels :

;
 MI  ;
MI  0 1 0
;
  = ;
 = .1 0 00

 

0 0 0

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CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

Finalement :

 = " Z " # %



! ! 


 = Z ! # % (
! 
 " "

EQ (II: 12)

W = # %W
!
 "

 = " + Z " + # %



) ) 


 = Z ) + # % (
) 
 " "

EQ (II: 13)

W = + # %W


)
"

A ce stade, nous avons exprim les quations lectriques de la machine sur le nouveau
repre (d,q) qui sont trs importante pour la commande quon va abord plus tard.

II.5.9)-Le chois du repre pour exprimer le modle

Le repre diphas orthonorm (d,q) peut tre fixe ou tournant par rapport aux armatures
de la machine. Judicieusement, il existe trois systmes daxes de rfrence ayant des
spcificits distinctes et intressantes :

 Si le rfrentiel est fixe par rapport au stator  = 0, on obtient un systme lectrique


o les grandeurs statoriques sont purement alternatives et avec la frquence
dalimentation. La simulation de la machine asynchrone dans ce repre nexige donc
aucune connaissance de la position du rotor, ce qui constitue un avantage pour la
commande sans capteur de position. Linconvnient majeur est la manipulation de

 Si le rfrentiel tourne la vitesse de synchronisme  =  = 26 , on obtient un


signaux frquence leve.

systme lectrique purement continu qui est trs bien adapt aux techniques
didentification. Cependant la position du champ tournant doit tre reconstitue

 Si le rfrentiel est fixe par rapport au rotor  = , les signaux lectriques sont alors
chaque instant dchantillonnage.

quasi-continus. La pulsation des grandeurs lectriques est alors gale .  (o


=
M)

est le glissement de la machine) qui est faible dans les conditions relles de

fonctionnement. Lorsquon a accs la position mcanique, ce repre est privilgi du


fait de la quasi-continuit des grandeurs lectriques.

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CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

II.5.9.A)- Le repre li au stator


Les quations lies au rfrenciel immobile par rapport au stator sont :

 " = 0 ==> " = 


! ) 


 = ! # %  = " Z  + # % (
)


 "
 = + Z  + # %
)
  = ! # %
EQ (II: 14)

  "   "

II.5.9.B)- Le repre lie au rotor

Les quations lies au rfrenciel immobile par rapport au rotor sont :

=  ==> ) = 0
 

!

 " "
 = + # % (
)
 = Z  # %
!
 "
 "
 = + # %
)
 = ! + Z  # %
EQ (II: 15)

  "    "

II.5.9.C)- Le repre li au champ tournant

Les quations lies au rfrenciel immobile par rapport au chant tournant sont:

 
= = ^%CC3P3H



 

=  ==> = 
 

 = ! Z  # %  = ) + Z . .  + # %


 

" ( " (
 = + Z  # %  = Z . .  + # %
! ) EQ (II: 16)
" "

I.5.10)-Expression du couple lectromagntique instantan

Lexpression du couple lectromagntique peut tre obtenue partir de la drive d


nergie magntique par rapport langle ou par le bilan de puissance. Le couple peut tre

pulsation  dalimentation et le couple scrit :


rgl entre autres par le flux statorique (via la tension dalimentation par exemple) ou la

2 = + -" + -
+!) -

EQ (II: 17)

UMMTO Page 34
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

Is et Ir dsignent respectivement les courants statoriques et rotoriques.

Dans le modle de Park, lexpression du couple scrit sous une forme parmis ces formes
quivalentes:

C = p D i i F p D i i F pMi i i i 

2 = Q Z % Z

)  %  EQ (II: 18)

O : Q est le nombre de paires de ples.

Ces formules sont trs intressantes pour la commande vectorielle avec dcouplage des
grandeurs. Elles nous permis dinspirer une commande analogue celle du moteur
mot courant
continu avec quelques
es considrations a prendre pour le chois du repre (d,q
(d,q) et son orientation
suivant laxe du flux magntique et qui sera traiter en dtaille la fin de ce chapitre dans la
commande vectorielle. Pour plus de dtails et plus dinformations
dinformation sur la modlisation voir la
bibliographie.

II.6)-COMMANDE
OMMANDE EN BOUCLE OUVERTE OU FERMEE

La commande de ces systmes est ralise par deux manires qui sont :

 Variation directe de vitesse (onduleur command en boucle ouverte).


 Rgulation de la vitesse (onduleur command en boucle ferme).

Figure(II.03) : Schma dalimentation


dalimentation et de commande du moteur.
moteur

La rgulation de ces systmes


systmes se fait lheure actuelle systmatiquement de manire
numrique. Les signaux d'entre-sortie
d'entre sortie sont discrtises (chantillonnage, blocage), aussi bien
dans l'espace des valeurs que dans le temps. Mais, on ne peut parler de la commande de la
machine asynchrone,
nchrone, sans qu'on parle convertisseur qui lui est associ, de son alimentation et
de sa commande.

UMMTO Page 35
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

II.7)- PRINCIPE DES CONVERTISSEURS STATIQUES

Le convertisseur dlectronique de puissance est un lment statique positionn entre


deux sous-systmes lectriques et constitu dune matrice dinterrupteurs. Ces deux sous
systmes sont un gnrateur dnergie lectrique et un rcepteur de cette dernire. Le
transfert dnergie entre les bornes de sortie du gnrateur et les bornes dentre du rcepteur
est tabli par les connexions assur par ces interrupteurs semi-conducteurs (GTO,
Transistor MOS, IGBT, etc.) de puissance. Les signaux ncessaires la commande des
interrupteurs sont labors par une lectronique de commande et de rgulation qui dtermine
les intervalles de conduction(La squence de conduction et blocage) des interrupteurs
partir de consignes reues de lextrieur et des mesures prleves sur ltat du systme.

Figure (II.04) : Schma du principe de commande des convertisseurs statiques.

II.8)-LA FONCTION DE MODULATION MLI ou PWM

II.8.1)-Gnralits

Ltude de la rgulation et la commande dune machine alimente via un dispositif


dlectronique de puissance qui reprsente le variateur de vitesse passe par deux blocs ou
tages distincts qui sont :

 Etage de commande : Pour contenir un algorithme complexe de commande.


 Etage de modulation : Pour contenir la technique de modulation.

Le rle de la fonction de la modulation est de dterminer les instants de commutation et


les ordres de commande logiques des interrupteurs afin dobtenir une squence de
commutation de ces derniers. Le choix dune stratgie de modulation peut seffectuer en
fonction des performances souhaites par lutilisateur et toutes les stratgies ont des avantages
et des inconvnients et peuvent tre ralis par programmation logicielle ou matrielle. Il faut

UMMTO Page 36
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

cependant remarquer que ltage de modulation ne doit pas tre confondu avec lalgorithme
proprement dit de commande de la machine.

Figure (II.05) : Schma de position de MLI sur la chaine de rgulation du moteur.


moteur

Lensemble non-exhaustif
exhaustif de ces stratgies sont :

 Stratgie de modulation Tout ou Rien : Le principe de cette stratgie est de


commander les bras de londuleur par une comparaison de deux grandeurs (Tensions
ou Courants) par des comparateurs.
 Stratgie de modulation a Pleine Onde : Le principe de cette stratgie est de
commander les bras de londuleur tous les tiers de priode.
 Stratgies Modulation largeur dimpulsions MLI : Le principe de cette stratgie
est de commander les bras de londuleur par une dcision livre
livre par un algorithme au
dbut de chaque priode dchantillonnage.
 Stratgie de modulation Sigma-Delta
Sigma : Le principe de cette stratgie est de
commander les bras de londuleur par une dcision
dcision livre par un algorithme durant
chaque priode dchantillonnage.

a fonction de modulation MLI


II.8.2)-La

La technique
ique de modulation en largeur dimpulsions MLI (Modulation
odulation de Largeur
dImpulsions ou PWM Pulse
ulse Width Modulation, en anglais) est lessor et le fruit du
dveloppement llectronique de puissance la fin du sicle dernier. Elle est le cur du
contrle des convertisseurs statiques. Le chois de la technique MLI pour contrler londuleur
de tension est en vue davoir une rponse rapide
rapide et des performances leves. Le chois de la
technique dpend du type de la machine a commander, du type des semi-conducteurs
semi
donduleurs, de la puissance mise en jeux et la simplicit ou complexit dalgorithmes
implanter grossirement du cot et performances dsires.
dsires La MLI est composs dimpulsions
dont la largeur dpend des choix eectus
e pour la stratgie de modulation.

UMMTO Page 37
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

Il existe plusieurs types de mthodes ou fonctions MLI et une description non-exhaustive de


lensemble de ces stratgies sont rsums comme suit :

 MLI Intersective (modulation par porteuses) :

Cest une stratgie MLI triphase classique simple raliser en analogique


initialement conues en monophas et son implantation numrique est plus complique tel
que un grand nombre dchantillons de la modulante doit tre sauvegard dans une mmoire
ROM pour pouvoir obtenir une bonne prcision du signal modul. Sont principe est simple
avec une simple comparaison, pour chaque bras, entre un signal de rfrence (la modulante)
et un signal triangulaire dent de scie de frquence plus leve (la porteuse). La frquence
de porteuse dfinie la frquence de dcoupage, et les points dintersection entre la modulante
et la porteuse correspondent aux instants de commutations au moment desquels londuleur
change dtat. Parmi les variantes de la MLI intersective et la plus populaire la modulation
sinusodale Modulation sinus-triangle SPWM (Sinusodal PWM) .

 MLI Prcalcule(Modulation pr-calcule):

Le dveloppement des technologies numriques permet le recours des stratgies de


modulation triphase spcifiques, non dduites des techniques analogiques .Elle est appele
aussi la technique directe numrique (DDT Direct Digital Technique) ou technique sans
porteuse. Son principe est de gnrer des impulsions grce des squences pralablement
calcules et stockes dans une mmoire.

 MLI Vectorielle (modulation poste calculer):

La modulation vectorielle (Space Vector Modulation, en anglais) est une technique


numrique. Les ordres de commutation des interrupteurs sont dtermins par un algorithme et
sont calculs analytiquement travers des quations mathmatiques avec un vecteur tension
de contrle est calcul globalement et approxim sur une priode de modulation, par un
vecteur tension moyen, puis les ordres de commande adquats sont appliqus aux
interrupteurs. Contrairement dautres mthodes, la MLI vectorielle ne sappuie pas sur des
calculs spars des modulations pour chacun des bras de londuleur afin dobtenir en valeur
moyenne une tension de rfrence partir des tats de commutation de londuleur et en fin les
vecteurs appliquer et les temps dapplication de ces vecteurs.

UMMTO Page 38
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

Les deux MLI les plus utilises


utilis sont PWM sinusodale et PWM vectorielle.
vectorielle Cette dernire
est certainement la mthode de MLI la mieux adapte au contrle des moteurs asynchrones.
On va adopter MLI Vectorielle (SVPWM) dans la suite pour le contrle du moteur asynchrone
et cette mthode diffre par rapport dautres techniques par le fait que les signaux de
commandes sont labors
rs en tenant compte de ltat des trois bras de londuleur en mme
temps. Nous tenons signaler que la SVPWM est trs lourde aux circuits numriques
classiques mais aujourdhui une amlioration est remarquable avec lavnement des FPGA de
dernire gnration
ation permettant d'implmenter la SVPWM de manire efficace.

Figure (II.06)
(II.0 : Schma descriptif de la MLI vectorielle.

UMMTO Page 39
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

Les vecteurs appliquer sont dtermins comme suit :


 I + < + < W + 
M M


 < + = + M M W + 


<
 = + G + MM  W + 
< (

+
+ W +
M M

EQ (II:
G

<

+ + MM W + 
 <


+ I + MM W + 
 <

19) II.9)-MODELIATION DU SYSTEME DALIMENTATION

II.9.1)-Alimentation

Cette partie est ddie pour la prsentation du systme dalimentation convertisseurs


de puissance. Une des applications des convertisseurs statiques de puissance est lalimentation
des moteurs lectriques via les variateurs de vitesse qui permettent de commander les
machines tournantes en contrlant prcisment leurs couples et leurs vitesses. Ce
convertisseur statique reprsente un nouveau mode de conversion dnergie o le rle de ce
dispositif est de permettre la modification de la forme de lnergie lectrique quil transmet.

Le modle complet de ce convertisseur statique quon a choisi pour le moteur asynchrone


triphas est une simple mise en cascade dun redresseur, filtre et onduleur. Afin de faire varier
la vitesse et contrler le couple des moteurs asynchrones il est ncessaire de faire varier
simultanment lamplitude et la frquence de la tension (ou courant) dalimentation. La
variation de lamplitude et de la frquence est assure par un onduleur command. Londuleur
de tension qui reoit son nergie des batteries ou dun rseau alternatif redress via un
redresseur .

UMMTO Page 40
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

Figure(II.07) : Schma
Sch dalimentation et de commande du moteur.
moteur

II.9.1.1)-Modlisation
Modlisation du redresseur

Figure(II.08 : Schma de redresseur triphas diodes..


Figure(II.08)

Ce type de redresseur comporte trois diodes cathode commune assurant laller du


courant Id(t) :Dr1 ; Dr2 ; Dr33 et trois diodes anode commune assurant le retour du courant
Id(t) :Dr4 ; Dr5 ; Dr6.. Si leffet dempitement est nglig, la valeur instantane de la tension
redresse peut tre exprim par :

   ,  ,


    ,  ,  
 EQ (II: 20)

UMMTO Page 41
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

II.9.1.2)-Modlisation du filtre

Le filtrage RLC limine les phnomnes d'ondulation de la tension en sortie du


redresseur.

Cas gnrale RLC :

Figure(II.09) : Schma du filtre RLC.

La structure du pont diviseur de tension permet de dduire lexpression de en C


fonction de celle de Uej : C '


3
DM F
'


I

I MD F
EQ (II: 21)

 3 Z RHMI


I

IMD F
EQ (II: 22)

`IMD F a D F

Cas particulier LC :

Afin de rduire le taux dondulation de la tension redresse et de rduire la chute de


tension engendrer par la rsistance R on utilise un filtre passe bas(LC) avec une rsistance
faible et ngligeable.

Figure(I.10) : Schma du filtre LC.

Le filtre passe bas LC est caractriser par mes quations diffrentielles suivantes :

   


 " I

" (
%  %
' " I
EQ (II: 23)
" 

UMMTO Page 42
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

Pour dimensionner le filtre, on doit tout simplement placer ca frquence de coupure au


dessous de la frquence de la premire harmonique de Vd(t), cette condition nous permit de
dterminer L et C.

II.9.1.3)-Modlisation
Modlisation donduleur de tension

Londuleur de tension est largement dcrit dans la littrature il se comporte comme un


commutateur de tension en appliquant alternativement sur chaque borne du moteur les
polarits positive et ngative de la source et a tche est de transformer une source de tension
continue constante en une tension alternative polyphase
polyphase de frquence et damplitude
variables. Il permet de faire la variation de la frquence et de lamplitude et mme la forme de
la tension applique au moteur lectrique, ce qui permet la variation de sa vitesse de rotation.
Londuleur de tension est constitu
constitu de trois bras dont chacun possde deux interrupteurs
(cellules de commutation) base de semi-conducteurs
semi (IGBT
IGBT titre dexemple)
dexemple montes en
srie et qui ne fonctionnent pas simultanment. Dans ce cas, chaque cellule est assimile un
interrupteur contrlable louverture et la fermeture.

La vitesse de rotation du rotor dpend de la frquence statorique et de la frquence des


courants rotoriques et londuleur est un
u convertisseur statique qui permet de faire varier la
frquence de la tension dalimentation et donc de faire varier la vitesse de la machine. Cet
onduleur est command par une MLI qui contrle et impose la largeur des impulsions
obtenues par hachage de la tension Ud. La MLI consistee faire reproduire la valeur moyenne
et dapprocher les trois tensions instantanment(Les
instantanment(Les pertes dans les interrupteurs ne sont pas
considres) par action douverture ou fermeture des interrupteurs chaque priode de
commutation en jouant sur la dure d'application des tensions positives et ngatives.

Figure(II.11)) : Schma dun onduleur de tension command.


command

UMMTO Page 43
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

1 < > 2 H
A  Y % u1, ,3v(
0 < > 2 66
EQ (II: 24)

dun rapport cyclique k pour lintervalle de temps


+X ; X + 1 - :
On rappelle la dfinition

+3PQC 3 P%C3 3H H U T4RC % U4RH UH3 Q4%B3  ARH%^^BHHR3 -


X
+;4%B3  ARH%^^BHHR3 -

+[R R^3U4 PB3HH3 3 ^R 3H%BH U T4RC % CU4 UH3 Q4%B3  -


X
+[R R^3U4 PB3HH3 3 ^R 3H%BH 4343CC3 3 AR43-

X A  A  


I I

EQ (II:
25)

X % u1,2,3v; X 0 X 1




EQ (II: 26)

V t Peut prendre deux valeurs



< <
ou .

 2  1 % +1, ,3-



<
EQ (II: 27)

I  < 2  1



<  2  1(

 <
=  2  1
EQ (II: 28)

 <

I
I   
I
<
<   .    . <
=   
EQ (II: 29)
I
<
I  I  
<  <  (
=  =  
EQ (II: 30)

Le systme triphas est quilibr donc :

VI t + V< t + V= t 0

VI t 2 1 1 S t
V< t = . 1 2 10 S t

V= t 1 1 2 S t
EQ (II: 31)

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CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

I  2 1 1 I 
<  = . 1 2 10 < 
I

=  1 1 2 = 
EQ (II: 32)

% 
%       % 
% 
EQ (II: 33)

En fonction de la tension continue Ud et des fonctions logiques gnres par le systme


de contrle, les tensions de sortie scrivent :

Avec:

  ; i=1, 2,3 : Les tats binaires des cellules de commutation.

  : Les tensions simples aux bornes du stator.

O  ,   et   sont les fonctions de commutation tout instant qui sont ltat de
connexion des interrupteurs dcoupent la tension dentre en impulsions de largeur variable.
Donc lensemble de ces fonctions sont instantanes et nous avons besoin de fonction
discrtises en numrique. Dans le cas continu nous aurons:

I  2 1 1  
<  = . 1 2 10  

=  1 1 2  
EQ (II: 34)

On fait la moyenne sur une priode dchantillonnage +X ; X + 1 - des deux termes de
cette quation et on aboutira lquation suivant en fonction des rapports cycliques:

I X 2 1 1 I X
< X = . 1 2 10 < X

= X 1 1 2 = X
EQ (II : 35)

% u1,2,3v; X 0 X 1

O k est le nombre de priodes linstant dchantillonnage. I X , < X et = X sont
les tensions moyennes sur une priode a la k-ime priode. I X, < X et= X sont les
rapports cycliques de chaque bras de londuleur sur la k-ime priode dchantillonnage.

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CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

Si on dsire avoir des tensions de rfrences aux bornes de chaque phase statorique du
moteur et le point neutre commun on aura :

I X I5 X
< X <5 X
= X =5 X
EQ (II: 36)

On a les quations de tensions entre sorties donduleur et le point de rfrence O :

Cas continu :

I    1
<     < 1

=    1
EQ (II: 37)

On valeurs moyennes sur une priode dchantillonnage:

I X I X 1
X X
<  < < 1

= X = X 1
EQ (II: 38)

Daprs cette quation on tire les rapports cycliques en si on inject les tensions de rfrence
par rapport au point O de lquation (I:29) dans lquation (I:31) et rarrangement des
termes:

I X I5 X 1
X
< X <5 < 1
I I

= X =5 X 1

EQ (I: 39)

Et par rapport au point n on aura :

I X I5 X 1 1
X X
< <5 + 5
I
X .10 < .10
I

= X =5 X 1 1

EQ (II: 40)

5 X < X


I
Avec : X (
| X| \%HI5 X; <5 X; =5 X

En faisant varier la largeur des impulsions (leur amplitude tant fixe par la tension
dalimentation continue), on peut modifier lamplitude et la frquence du fondamental, donc
de la tension dalimentation du moteur.

UMMTO Page 46
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

II.10)- LES TECHNIQUES DE CONTROLE DES MACHINES

II.10.1)-Gnralits

Les premires applications du moteur asynchrone est le rglage de la vitesse en rgime


permanent ; trs vite on sest intress aux performances durant les rgimes transitoires ;
savoir: le dmarrage, le freinage ainsi que ceux qui apparaissent lors de lapplication brusque
dune charge. La disponibilit des convertisseurs statiques de puissance efficaces assurant la
mise en forme de lnergie lectrique et la programmation des lois de commande dans des
processeurs numriques trs rapides tel que le Microcalculateur , DSP ,ASIC , FPGA ou autre
circuit numrique, a permet dutiliser le moteur asynchrone dans des applications vitesse
variable. Lobjectif de contrler et maitriser le rgime dynamique transitoire est damliorer
les performances et viter les risques de ce rgime qui se manifeste comme des changements
brusques des tentions. De trs nombreux travaux ont t mens dans ce domaine et plusieurs
algorithmes de contrles des machines sont dvelopps et utiliss suivant pour dvelopper des
systmes de commande de trs hautes performances suivant lapplication et les spcificits du
cahier des charges comme le tmoigne limportante production scientifique associe.

Dune manire gnrale, Il existe diffrents algorithmes de contrle qui dpend de


lobjectif dsirer, on peut citer ; le contrle en courant, en position, en vitesse, en couple et en
puissance. Il existe nos jours trois catgories de techniques de commande qui sont : les
techniques empiriques, les techniques classiques et les techniques modernes.

 Les techniques empiriques sont bases en gnrale sur les algorithmes didentification
des procds.
 Les techniques classiques sont la commande scalaire, la commande vectorielle directe
et indirecte, la commande par mode glissement et bien dautre.
 Les techniques modernes sont a base dalgorithmes gntiques, la logique floue et les
rseaux neurones qui reprsentent des techniques de calcules numriques base
d'intelligence artificielle qui se caractrise par les calcules dapproximation.

Mme sil nous est impossible de traiter ici tous ces types de commande, il est ncessaire
pour effectuer le contrle des systmes, de choisir une commande pour l'entranement en
question. Dans le but d'obtenir une commande similaire la machine courant continue,
nous utilisons la commande vectorielle. La commande vectorielle labore sur le modle de
Park de la machine et qui ne dissocie pas le traitement des trois phases sparment mais elle

UMMTO Page 47
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

exploite les grandeurs en diphass sur les axes (d,q) aprs avoir subir la transform de Park et
avant linversion de celle-ci. Nous prsentons dans ce qui suit cette solution que nous avons
retenue pour raliser la commande o de nombreuses tudes ont valu l'efficacit de cette
commande.

II.10.2)-La commande vectorielle

Depuis son apparition, la commande vectorielle des machines asynchrones na cess


dintresser les chercheurs dans le domaine des entranements lectriques vitesse variable.
Elle est devenue la rfrence universelle et industrielle pour contrler le couple et la vitesse
des moteurs induction. De nombreux travaux de recherche ont t effectus dans ce domaine
et depuis son apparition, la commande vectorielle des machines asynchrones est la colonne
vertbrale de la commande des machines asynchrones vitesse variable ou elle reste
dintresser les chercheurs du domaine. La diffrence majeure entre la commande scalaire et
la commande vectorielle cest que cette dernire est plus complexe mais en contre partie, elle
permet davoir de meilleures performances en rgime transitoire. Les techniques de contrle
"vectoriel" de machine courant alternatif sont destines au contrle instantan damplitude
et position du vecteur flux que se soit le rgime transitoire ou permanent. Il existe plusieurs
types de commande vectorielle et on gnrale, la commande vectorielle a trois grandeurs
contrler qui sont:

 Les flux rotoriques.


 Les flux statoriques.
 Les flux dentrefer.

Le temps d'excution du contrle vectoriel est de quelques us, car l'lectronique de


puissance des onduleurs commands nous impose des contraintes de commutation d'ordre de
25 us. Le choix du contrle vectoriel nest pas un fait du hasard mais un chois judicieux non
seulement par ces caractristiques de contrle qui sont largement prouves par la
communaut scientifique mais aussi c'est sa complexit et sa modularit qui offrent un dfi
intressant comme application ainsi qu'un bon terrain de conception et dimplantation sur
FPGA.

On peut alors schmatiser la commande vectorielle comme le montre la figure suivante sous
forme de blocs. Chacun de ces blocs va produire des sorties en appliquant les entres aux
quations du bloc.

UMMTO Page 48
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

Figure(I.12) : Schmatisation du contrle vectoriel dun moteur asynchrone triphas.

EQ (II: 41)

Idem pour les tensions, ces dernires quations sont de mme forme que celles des tensions en
changent seulement les courants (I) par les tensions(V).

Ce schma contient :

 Des boucles de rgulation : Le rle des boucles de rgulation est de maintenir les
grandeurs de sorties le lus proche possible des consignes.
 Correcteurs PI : Le correcteur PI classique est compos dun terme proportionnel et
dun terme intgral. Ce correcteur est trs utilis dans les applications de contrle de
signaux continus ou discrets.
 La stratgie de modulation : La modulation vectorielle (Space Vector Modulation,
en anglais) qui traite les signaux directement dans le plan diphas de la transforme de
Park o les angles de commutation sont dtermins en temps rel. Cette modulation

UMMTO Page 49
CHAPITRE II : Modlisation et commande du moteur asynchrone triphas

est utilise dans les commandes modernes des machines asynchrones pour obtenir des
formes dondes arbitraires non ncessairement sinusodales.
 Le block destimations : Ce block nest pas toujours ncessaire et il peut ne pas tre
en cas de disponibilit de capteurs de vitesse et de position car afin dasservir la
vitesse de la charge dans la commande vectorielle, il faut mesurer celle-ci par
lintermdiaire dun capteur mcanique. Dune manire gnrale, lemploi de ce block
est en cas o seules les variables statoriques sont mesures.

II.11)-CONCLUSION

Ce chapitre a t consacr en premier lieu modliser lassociation machine-


convertisseur-commande. Il a mis laccent sur la modlisation par quations diffrentielles
qui rgissent le comportement dynamique de ce systme et la mise en vidence des proprits
des du variateur de vitesse. Cette modlisation a un intrt primordial pour deux raisons qui
sont ; la comprhension du comportement des actionneurs et en suite lexploitation des
modles afin de servir pour synthse des algorithmes et lois de commande. Nous avons
dvoil les diffrents types de commandes et nous avons choisi une pour tre implant sur un
support physique. Dans le chapitre suivant, nous prsentons la technique dintgration de la
commande sur un support programmable FPGA sous forme dun circuit logique.

UMMTO Page 50
Approche numrique de la commande vectorielle
CHAPITRE III: Approche numrique de la commande vectorielle

OBJECTIF

Nous consacrons ce chapitre pour une tude plus dtaille des aspects arithmtiques de la
commande vectorielle qui est aborde au prcdent chapitre. Donc, la partie logique sera
discute en dtail et nous tiendrons compte du compromis simplicit et efficacit du circuit
synthtiser indpendamment du fournisseur dFPGA.

III.1)-INTRODUCTION

Aujourdhui, concevoir un nouveau produit revient imaginer une description


matrielle possible de ce dernier. Alors, la tache confie aux concepteurs de circuits
numriques est de proposer des circuits logiques satisfont les cahiers de charges. Suite ce
que nous venons de dire, la conception dun systme et sa validation sur un circuit
programmable FPGA exige gnralement un important travail de conception et une grande
expertise pour fixer larchitecture adquate. Aujourdhui, une mthodologie de conception
rigoureuse est incontournable et la russite dpend du savoir-faire du concepteur. Il est
dabord intressant de noter que le processus de dveloppement algorithmique est dissoci de
limplantation sur le circuit programmable FPGA. Pour faire introduire un algorithme de
contrle dune machine sur un support physique FPGA, il est ncessaire de maitriser
parfaitement le travaille dadquation entre lalgorithme analytique et larchitecture
matrielle qui sera intgrer. Dans ce qui suit, nous prsentons le dveloppement dune
mthodologie systmatique de conception numrique pour une commande vectorielle du
moteur asynchrone. Notre approche sera une tentative de gnraliser le processus de
conception avec une valuation de fonctions lmentaires par oprateurs simples ralisables
en circuits logiques. Alors la dmanche que nous suivrons durant ce chapitre est la conception
des units de calcul rutilisables dans plusieurs applications et sur plusieurs technologies.

III. 2)-LARTHMETIQUE DES CALCULATEURS

Larithmtique est un processus de traitement accord aux systmes de reprsentation des


nombres et les algorithmes de calcul associs. Un systme arithmtique peut tre conu en
matriel, en logiciel ou les deux au mme temps (Mixte). Larithmtique des ordinateurs est
une discipline qui a comme sujet la manipulation des nombres avec leurs reprsentations ce
qui correspond aux traitements algorithmiques de ces donnes. En matriel, ces algorithmes
s'implantent sous forme de circuits combinatoires ou squentiels qui sont trs efficaces.

UMMTO Page 51
CHAPITRE III: Approche numrique de la commande vectorielle

Les trois points fondamentaux d'arithmtique sont :

 Les systmes de reprsentation des nombres : Cest la quantification et le codage


de valeurs o grandeurs (Code machine).
 Les
es algorithmes de calcul et dvaluation arithmtiques : Cest de dcrire
lenchanement des tches a ralises avec un langage approprier.
 Limplantation
implantation matrielle ou logicielle : Cest la manire dintroduire des
fonctionnalits et des taches sur un support physique.

III.4)-TRANSMISSION
RANSMISSION DE DONNEES BINAIRES

Dune manire gnrale, il existe deux manires de transmettre les donnes entre deux
composants. Souvent ces composants sont des registres qui sont ncessaires la conservation
de donnes de calcul. Alors les deux systmes de transmissions sont :

 La transmission
on parallle (La plus utilise) : Les n bits de donnes
donne transmettre
sont envoys simultanment sur une ligne (bus) de transmission.
 La transmission srielle (La
( moins utilise) : Les bits dun mot de donnes
donne qui sont
transmettre serontt envoys les uns aprs les autres (chiffre
( par chiffre)
chiffre travers les
modules et sur un seul fil de liaison.

Une complmentarit est observe entre ces deux modes de transmission.


transmission Un gain au
niveau de surface requise par un oprateur sriel mais en contre partie il a besoin dun
d
nombre important de cycles d'horloge pour transmettre une donne ce qui est inverse
pour un oprateur parallle.

Figure(III.01) Architecture de transmission parallle / srie.


Figure(III.01): srie

UMMTO Page 52
CHAPITRE III: Approche numrique de la commande vectorielle

Dans les applications sur FPGA, le mode parallle prsente un gain de vitesse et le mode
sriel prsente un gain de surface. Dans notre travaille on sintresse au premier mode qui est
le mode parallle.

III.5)-CONCEPTION DU CIRCUIT LOGIQUE

On gnrale, les algorithmes sont introduits sur le matriel dans le formalisme le plus
appropri (Grafcet, RTL, Texte, Equations boolennesetc.). Le passage dun niveau un
autre est un transite entre les diffrents niveaux dabstraction. A cet effet, allons du niveau
algorithme, il existe de diffrents niveaux avant darriver au niveau porte logique comme le
montre le diagramme de GAJSKI qui suit.

Figure(III.02): Le diagramme de GAJSKI reliant les niveaux dabstraction.

La synthse dun circuit numrique est un passage dun niveau dabstraction un autre.
Le niveau RTL (Register Transfert Level) est le plus adopter par les langages de description
matrielle. Comme le montre le diagramme de GAJSKI, ce niveau est un niveau intermdiaire
entre le niveau le plus lev (Niveau algorithmique) et le niveau le plus bas (Niveau portes
logiques).La conception des circuits digitaux peut se faire dans plusieurs niveaux et
actuellement il existe des outils informatiques qui permettent de passer dun niveau un autre
pour mieux manipuler la conception.

UMMTO Page 53
CHAPITRE III: Approche numrique de la commande vectorielle

La conception d'un systme numrique passe par quatre tapes:

 Rflexion.
 Ralisation.
 Vrification.
 Intgration.

On gnrale pour faire valuer des fonctions au stade matriel, il existe de diffrentes
manires pour les estimes qui sont rcapitules comme suit: Mthodes base de tables,
Mthodes base dalgorithmes rcurrence, Mthodes base dapproximations polynomiales
ou rationnelles, ou encore des combinaisons de ces mthodes.

 Les mthodes base de tables : Il est souvent possible de remplacer un circuit


logique par une mmoire.
 Les algorithmes rcurrence : Comme il est bien connu, les rsultats sont obtenus
par itrations successives jusqua satisfaire un critre donn et souvent ce critre
reprsente la prcision ou lerreur relative. Ces algorithmes sarticulent sur quelques
operateurs le plus souvent des additionneurs pour le calcul de chaque itration.
Lavantage principal de ces algorithmes rcurrents cest davoir un gain despace avec
de petits operateurs. Mais en contre partie, la rcurrence gnre et accumule des pertes
de temps ce qui est inacceptable dans certaines applications. Beaucoup dalgorithmes
de ce genre sont dvelopps mais les plus connus en conception matrielle on trouve
sont :
 Lalgorithme CORDIC pour les fonctions lmentaires telque les fonctions
trigonomtriques et lexponentiel ou le logarithme.
 Lalgorithme E-METHODE pour les oprations matricielles.
 Lalgorithme SRT en gnrale pour valuer les fonctions algbriques de base
comme la division, racine carre et bien dautres.
 Les approximations polynomiales et rationnelles : Les approximations
polynomiales et rationnelles sont un moyen efficace dapprocher et dvaluer les
fonctions mathmatiques. Le principal avantage de ces approximations est la
couverture de la majorit des fonctions mathmatiques et la prcision manipulable en
fonction du besoin. Mais en contre partie, les oprateurs de base de cette mthode sont
la multiplication et la division qui consomme beaucoup despace sur le plan matriel.

UMMTO Page 54
CHAPITRE III: Approche numrique de la commande vectorielle

Dans le domaine de la conception des systmes numriques, le besoin nous oriente faire
la combinaison de ces diffrentes
diffrente mthodes dvaluation. Cest ncessaire
ssaire pour valuer des
algorithmes qui ne cessent daugmenter en complexit.

III.6)-APPROCHE
PPROCHE MODULAIRE

Nous assistons l'mergence de plusieurs tendances techniques et hirarchiques pour


manipuler la complexit des circuits.
circuits Ces tendances sont susceptibles d'influencer sur
l'architecture matrielle des
es circuits dans le but damlioration les
es performances de ces
derniers lors dune
une implantation matrielle de fonctions numriques.

Parmi ces approches on trouve :

 Lapproche
pproche architecturale automatique.
automati
 Lapproche
pproche architecturale ddie.
 Lapproche
pproche architecturale modulaire.

Pour
our mieux grer la complexit algorithmique et de partager les tches algorithmiques ; il
est prfrable de faire adopter lapproche modulaire pour lintgration de commandes des
systmes lectriques sur FPGA o principe de la modularit ressemble la philosophie de
diviser pour reigner. La figure suivante montre comment le contrle vectoriel est scind sous
forme modulaire.

Figure(III.03):: Architecture modulaire des lments de base de la commande.


commande

Danc, le contrle vectoriel est amorc en se basant sur les quations thoriques de ce type de
contrle.

UMMTO Page 55
CHAPITRE III: Approche numrique de la commande vectorielle

III.7)-ELEMENTS DE BASES POUR LA CONCEPTION

Lobjectif finale de ce chapitre est dtablir une dcomposition de la commande sous


forme doperateur matrielle simples implanter sur un FPGA. Du moment quun ordinateur
est incapable de concevoir un circuit car une machine est dpourvue dintelligence et de
rflexions, la conception est une tche de cration confier aux concepteurs dots de certaines
connaissances du domaine. Nous considrons que le problme crucial est de proposer une
architecture simple et fiable et cest dans ce sens que nous proposons alors une solution
simple appliquer par la suite. La nature de notre application qui est la commande
vectorielle nous offre un trs bon degrs de paralllisme qui va nous aider par la suite, ce
qui n'est pas forcment vident pour dautres applications. La majorit des algorithmes de
commande des machines sont dvelopps pour tre excut par des processeurs squentiels et
non des solutions cbles. Les modles dvelopps jusquici sont analytiques bass sur les
quations mathmatiques alors nous essayons dexploiter au maximum cette approche
analytique un autre niveau d'abstraction pour dterminer les composants logiques
permettant de rpondre au besoin de notre systme mcatronique. La structure de la
commande vectorielle peut tre vu comme un ensemble de blocs logiques qui excutent des
calculs et communiquent entre eux chaque front dhorloge. Un problme potentiel de
conception des systmes sur puce est la taille de la circuiterie o les pionniers des systmes
digitaux essayent de le dceler et de loptimiser.

Nous tenons signaler lensemble de points que nous avons pris en considration :

 Le signal dhorloge, qui cadence tout le fonctionnement, doit tre distribu, en phase,
en tout point du circuit. Donc, le signal dhorloge issu du quartz est trait par un
diviseur de frquence, afin dobtenir la frquence de commutation dsire. Ce signale
doit prendre en compte les problmes de discrtisation lis la ralisation numrique
du systme de contrle.
 Chaque contacteur de londuleur est command directement par une bascule D (Ou
registre et Mmoire) afin mmoriser son tat au cours dune priode.
 Ajustage des largeurs de donnes.

Des registres et bascules d'entre et de sortie sont insrs avant et aprs le circuit de
traitement comme le montre la figure suivante.

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CHAPITRE III: Approche numrique de la commande vectorielle

Figure(III.04): Architecture gnrique des lments logiques de base adopte.

REMARQUE : Le choix de la priode dchantillonnage Te est essentiel et elle sera fixe en


tenons compte du temps maximale de traitement du circuit.

III.8)-DECOMPOSITION MATERIELLE DE LA COMMANDE

Notre approche est de proposer une architecture intuitive trs proche du matriel. Il s'agit
ici dtudier larsenal des modules algorithmiques existant afin didentifier les composants
numriques. Dans le contexte du dveloppement numrique actuel, o les critres
prdominants sont la rapidit de dveloppement et la matrise des cots, lapproche modulaire
est la mthode la plus rpondue. Comme nous lavons dj signal, elle consiste dgrossir
un problme en le dcomposant en une somme bien dterminer de sous problmes. Cette
mthode de conception permet de rduire le facteur d'erreur humaine. Pour la suite on
considre que le circuit complexe dalgorithme de la commande vectorielle va tre subdivis
en blocs. Chacun de ces blocs contiens des operateurs et fonctions logiques ncessaires pour
raliser une tche bien prcise qui est une partie de la commande vectorielle. Daprs le
schma de la commande vectorielle vue dans le prcdent chapitre on constate quil faut
concevoir un ensemble de blocs logiques qui sont : Cinq comparateurs, quatre rgulateurs PI,
un bloc pour la transforme de PARK et un bloc pour ltage MLI. Sans oublier les six
bascules D pour attaquer chaque interrupteur de londuleur. On aura besoin dun certain
nombre de signaux pour le synchronisme en gnrale comme :

CLK : Afin de synchroniser le systme suivant les fronts dhorloges.

RESET : Afin de remettre les registres zro (Initialisation).

UMMTO Page 57
CHAPITRE III: Approche numrique de la commande vectorielle

Souvent, comme dans le cas de la commande vectorielle, le dfi est alors de bien
synchroniser les blocs entre eux. C'est ici que des signaux CLK et RESET
RE peuvent tre
implmentes afin de s'assurer
urer que le traitement des donnes se fait dans le bon ordre. Il ne
s'agit plus ici d'un problme d'ordre mathmatique, mais plutt d'ordre logistique.

III.8.1)- La
a structure matrielle des operateurs

Les oprateurss logiques de base sont trs utiliss dans les circuits complexes comme cest
le cas de notre systme.. Alors le rappel sur les additionneurs, soustracteurs et multiplieurs
nous sera utile lors de la conception du systme complet.
complet Nous les assemblant comme une
bibliothque de composants ou doperateurs arithmtiques (Fonctions
onctions lmentaires)
lmentaires a
dveloppe.

Figure(III.05): Operateur dvaluation dune fonction lmentaire.

III.8.1.1)-Les
es additionneurs

Le principe dun additionneur binaire est illustr dans les deux figures qui suivent :

Figure(III.06)): Schma et principe dun additionneur logique.


logique

UMMTO Page 58
CHAPITRE III: Approche numrique de la commande vectorielle

Figure(III.07
Figure(III.07):Cellules logiques dun additionneur.

EQ (III: 01)

Figure(III.08):: Schma de ralisation squentielle dopration


opration Additionneur.
Additionneur

III.8.1.2)-Les
es soustracteurs

Pour concevoir un soustracteur de deux nombres binaires il est plus judicieux dexploiter
la structure de ladditionneur.. On peut obtenir un soustracteur base dun additionneur par
une complmentation du nombre soustrait au compliment 2.

III.8.1.3)-Les multiplieurs

La multiplication est l'une des oprations les plus coteuses en consommation de


ressources par rapport aux autres operateurs arithmtiques ainsi parmi les plus lentes tre
tr
implanter sur FPGA.

UMMTO Page 59
CHAPITRE III: Approche numrique de la commande vectorielle

Figure(III.09):: Schma de principe de lopration de multiplication.

III.8.2)- La
a structure matrielle de la transform de PARK

Nous allons raliser un systme numrique permettant dmuler le comportement le la


matrice de PARK. La fonction sinusodale est trs importante car elle intervient souvent dans
les thories de la commande comme cest le cas de notre application o la matrice de PARK
est totalement constitue dlments sinusodaux. Dune
une manire gnrale pour gnrer une
fonction trigonomtrique on utilise diffrentes mthodes qui sont base de mmoire ROM ou
bien des algorithmes spcifiques telque CORDIC. Alors pour faire valuer la fonction sinus il
existe deux solutions qui sont :

 Solution statique par mmorisation (PROM) :

Figure(III.10):: Gnration de sinus a base de mmoire PROM.


PROM

En effet, plus il y a dchantillons calculs, plus lintervalle de phase entre deux


chantillons successifs est faible. Malheureusement cette mthode prsente beaucoup de
restrictions sur la frquence dhorloge maximale que peut atteindre le circuit ainsi un grand
gaspillage de ressources (Laa surface occupe).
occupe . Une technique intuitive est exploite pour
rduire lespace mmoire ncessaire qui consiste faire prendre des chantillons de la
fonction sur un seul quadrant du cercle trigonomtrique et mme moins et de gnrer par la
suite le reste des valeurs du cercle
ce par jeux de signe seulement.

UMMTO Page 60
CHAPITRE III: Approche numrique de la commande vectorielle

 Solution dynamique par rcurrence algorithmique(CORDIC) :

Il existe cependant une alternative intressante pour remplacer la mthode tabulaire et


lutilisation des mmoires pour gnrer des fonctions mathmatiques
mathmatique qui permit viter cet
inconvnient de ressources limites.. Cette alternative rside dans lexploitation des
algorithmes spcifiques.. Cest en
e effet ce qui justifie le recours lalgorithme CORDIC qui
est un calculateur numrique rotations de coordonnes. Le CORDIC (CO
COordinate Rotation
Digital Integrate Circuit)) est introduit pour la premire fois en 1959 par lamricain JACK
E.VOLDER en suite il est suivi dun dveloppement thorique approfondi par Walter en 1971.
Cest la cl de russite de certaines calculatrices scientifiques commerciales.

Il est particulirement bien adapt aux composants programmables car cet algorithme est
caractriser par la simplicit du circuit numrique qui lui correspond conu avec quelques
lments de base telque les additionneurs,
additionneurs les soustracteurs et les registres a dcalages. Il
permet dconomiser la surface et de calculer dune faon itrative toute une gamme de
fonctions comme les fonctions trigonomtriques, hyperboliques, logarithmiques et
exponentielles.

rincipe de dcomposition des miro-rotations du CORDIC.


Figure(III.11): Principe

Daprs la figure, le vecteur subit une rotation dangle . cette rotation peut tre
transcrite sous forme matricielle avec une conversion de coordonnes Polaires-
Cartsiennes comme est comme suit :

 cos
sin 1
tan
     cos .   EQ (III: 02)
sin cos tan 1

   
     


UMMTO Page 61
CHAPITRE III: Approche numrique de la commande vectorielle

Pour simplifier les fonctions trigonomtriques complexes et faire une approche binaire pour
langle de rotation, on ne doit considrer quun sous ensemble particulier dangles qui sont
une multiplication par une puissance de deux. Avec cette simplification lopration de rotation
correspond un simple dcalage binaire droite ou gauche.
  tan (2 ) , "
Lquation prcdente peut rcrite par:

 = cos(tan(2 )) . # 1
 2 $ 
2 1
EQ (III: 03)

Pour ne pas exclure les angles qui ne sont pas puissance de deux, VOLDER a dmontr que

quelque soit de prise dans lintervalle % , ( il existe une suite de valeurs


& &
' '

) *1,1+ qui permet de dcomposer langle en une srie de micro-rotations successives


telque :
=
-. ) . /0 (2 )
 
EQ (III: 04)

Ainsi, effectuer une rotation dangle peut scrire sous la forme matricielle suivante :

 1 ) . 2
 =
-. 234() . /0 ( 2 )) . -. 5
 
6 
) . 2 1

EQ (III: 05)

Pour simplifier cette expression, on peut poser :


7(0) = >
-. 7 = -. cos(tan 82 9) = -.
>   > 
:';<=
EQ (III: 06)

7 = lim 7(0) 0.6073


>

Finalement les itrations de lalgorithme de CORDIC sont dcrites par les quatre relations
suivantes :

J K = K )K . K . 2
H K = K + )K . K . 2 O
IMK = MK )K . K . /0 82 9
 
H
EQ (III: 07)

G ) = 1

UMMTO Page 62
CHAPITRE III: Approche numrique de la commande vectorielle

En faite, il existe deux modes pour interprter puis exploiter cet algorithme qui sont :

K  K
)K . K . 2
 Le mode vectoriel.

K = K + )K . K . 2
MK = MK )K . K . /0 82 9
1 4 K < 1 O
)K = P
EQ (III: 08)

+1 4 030

Alors comme rsultat ditrations de (k=0) jusqu (k=n) de ce mode vectorielle, nous
aurons:

J > = R> :. + .


' '

H > = 0
O
M
I > = M. + /0 
 ST

H
UT
EQ (III: 09)

G R> = ->
-. 1 + 2
2

Comme il est clair dans ces dernires quations, ce mode vectoriel a pour objectif de
dterminer par approche, langle de rotation et lamplitude avec itrations sur les
coordonnes.

K = K )K . K . 2
 Le mode rotationnel.

K = K + )K . K . 2
MK = MK )K . K . /0 82 9
1 4 MK < 1 O
)K = P
EQ (III: 10)

+1 4 030

Alors comme rsultat ditrations de (k=0) jusqu (k=n) de ce mode rotationnel, nous aurons:

> = R> (. cos M. . sin M. )


J = R ( cos M  sin M )
> > . . . . O

I M> = 0 EQ (III: 11)

G R> = ->
-. 1 + 2
2

Comme il est clair dans ces dernires quations, ce mode rotationnel a pour objectif de
dterminer par approche, les coordonnes avec itrations sur langle de rotation.

UMMTO Page 63
CHAPITRE III: Approche numrique de la commande vectorielle

Les deux prcdents modes sont quivalent mais le chois dun parmi eux dpend de la
fonction trigonomtrique ou autre approxime. Pour notre cas, nous choisissons le deuxime
mode qui est le mode rotationnel afin dapproximer les deux fonctions trigonomtrique Sinus
et Cosinus.
Le principe itratif du CORDIC par approche rotationnelle angulaire qui consiste
pivoter dans le sens appropri le vecteur de rotation par un angle de plus en plus petit jusqu
ce que langle entre deux vecteurs successifs, soient approximativement gales 0. Comme
le signale le principe itratif du CORDIC, la troisime quation ( MK ) de lalgorithme de
CORDIC permet de garder une trace de langle de rotation accumul durant les micro-
rotations successives.

-. ) . /0 82 9
M>  M.
>  
EQ (III: 12)

Sachont M> est la dfrence entre langle de dpart et la somme totale des angles de rotation
accumuls. Cette suite rcurrente converge vers la matrice solution du problme initial.

> 234 4 0 .
 =  
> 4 0 234 .

. , .  M. =
Donc pour le calcule du sinus et cosinus nous choisirons le vecteur initial sur laxe des
ordonnes comme le montre la figure prcdent et nous aurons par consquent aprs un

0 = R0 (0 cos 0 sin ) = R0 cos


nombre jug suffisant ditrations :

W0 = R0 (0 cos 0 sin ) = R0 sin O


M0 = 0
EQ (III: 13)

1
/2 . = 1; . = 0 ; M. =  R> = lim 7(0) 0.6073
7> 0

La ralisation du circuit logique qui reflte le comportement du CORDIC peut se faire de


diffrentes faons comme la ralisation parallle et la ralisation srielle. Nous retenons
larchitecture de la figure suivante :

UMMTO Page 64
CHAPITRE III: Approche numrique de la commande vectorielle

Figure(III.12 Bloc CORDIC au niveau RTL.


Figure(III.12):

Lapproche au niveau RTL de la transformation de PARK est comme le montre la structure


suivante :

Figure(III.13): Schma du bloc de la transform de PARK au niveau RTL.

UMMTO Page 65
CHAPITRE III: Approche numrique de la commande vectorielle

III.8.3)- LA SRUCTURE MATERIELLE DU REGULATEUR PI

Nous allons raliser un systme numrique permettant de raliser un correcteur PI.


Comme il est connu que les correcteurs base dintgrateurs, apparaissent comme la structure
la mieux adapte dans la rgulation face en gnrale des erreurs paramtriques grce a leur
robustesse. Pour implmenter un correcteur PI dans un FPGA on doit transformer sa forme
analytique continue en une forme exploitable et synthtisable avec des additions,
multiplications et des dcalages o les coefficients seront stocks dans des registres ou
mmoires.

Figure(III.14): Architecture gnrique des PI.

Limplmentation du PI peut se faire base de trois composants logique qui sont :


additionneurs, multiplieurs et registres. Ces registres contiennent le coefficient du terme e(k)
qui prend en compte le coefficient proportionnel Kp, intgrale Ki et la priode
dchantillonnage Te comme le montre la figure prcdente. Finalement un rgulateur PI nest
quun accumulateur au stade logique qui reprsente lintgrateur plus a cet accumulateur un
terme de proportionnalit.

UMMTO Page 66
CHAPITRE III: Approche numrique de la commande vectorielle

III.8.4)- LA SRUCTURE MATERIELLE DU BLOC PWM


Nous allons raliser un systme numrique permettant de gnrer ce qui reprsente le
cur de la structure de commande .Ce bloc gnre des impulsions modules par la mthode
PWM vectorielle comme le montre la figure suivante.
suivante

Figure(III.15):: Position de la PWM dans la chaine de rgulation.

Deux tapes fondamentales qui sont :

 La dtermination du secteur convenable parmi les six secteurs.


 Le calcule de dures (des impulsions) dapplication de chaque vecteur des huit
combinaisons possible ou seulement les six quon a prsent au chapitre deux.
deux
 Dtermination du secteur :

Il est possible de dterminer le secteur par diffrentes


diffrente manires.. La plus simple intgrer
sur FPGA est base sur la comparaison des deux tensions ]^ et ]_ comme le montre le
tableau suivant :

]_ ` 0 ]_ ` a . ]^ ]_ `
a . ]^
(0 , 60
60 
Secteur Intervalle
. .

(60 , 120 
I 1 0 1
. . 1 1 1
II
. .
III (120 , 180  1 1 0
. .
IV (180 , 240  0 1 0
. .
V (240 , 300  0 0 0
. .
VI (300 , 360  0 0 1
Tableau(III.01)):Table de dtermination des secteurs de la PWM.
PWM

 Dtermination des dures dimpulsions:

Comme nous lavons vu au prcdent chapitre de modlisation, pour dterminer le dure


des impulsions il faut faire des projections du vecteur gnrer par les deux composantes [b et
[\ sur les deux vecteur proches qui dlimitent
mitent le secteur concern. Aprs
Apr projection, le
rapport cyclique de chaque vecteur tension applique est gal la valeur algbrique de cette
projection. Une fois que les rapports cycliques sont dtermins
dt alors les dures dapplication
de chaque vecteur sur une priode dchantillonnage seront dterminer car le rapport cyclique

UMMTO Page 67
CHAPITRE III: Approche numrique de la commande vectorielle

reprsente la proportionnalit entre le temps dapplication dun vecteur quon cherche et la


priode dchantillonnage (Ti/Te). Malheureusement pour implanter cette technique sur
FPGA il faut consommer beaucoup despace. Pour rsoudre le problme nous avons opt pour
faire des simplifications de telle manire appliquer un seul vecteur tension sur une priode
dchantillonnage Te comme le prsent le tableau suivant.

Secteur Intervalle Entres Sorties

(60 , 120 )
. .
.
I (0 , 60 ) 101 001

(120 , 180 )
.
. .
II 111 010

(180 , 240 )
. .
III 110 011

(240. , 300. )
IV 010 100

(300 , 360 )
. .
V 000 101
VI 001 110
Tableau(III.02): Table simplifi pour la PWM.

Figure(III.16): Schma au niveau RTL du bloc PWM.

UMMTO Page 68
CHAPITRE III: Approche numrique de la commande vectorielle

III.8.5)- LA SRUCTURE MATERIELLE DU BLOC ESTIMATION

Nous parlons ici destimateur connu dans la thorie de commande o il est indispensable
de remplacer les grandeurs non commandables ou non observables par des modles
algorithmiques. Le deuxime point dutilisation de cet estimateur est pour rduire le nombre
de capteurs. Pour notre application qui est le moteur asynchrone triphas, la structure interne
de cet estimateur est reprsente dans la figure suivante :

Figure(III.17): Schma bloc destimation.

On est sens dans cette partie de construire un systme numrique permettant de reflter
le comportement de cet estimateur quon vient de prsenter, o les grandeurs estimer en
temps rel. Comme le montre la figure prcdente, le bloc destimation est assez complexe et
demande beaucoup de ressources en circuits logiques o la provenance de l'erreur l'intrieur
du bloc est souvent difficile identifier. Limplantation de cet estimateur sur un FPGA va
puiser les ressources de ce dernier. Sachont que ce bloc nest pas ncessaire en cas de
disponibilit du capteur de vitesse ou position, nous allons seulement dcrire brivement une
mthodologie pour le transcrire en circuit logique. Pour chaque intgrateur correspond un
accumulateur logique comme on a fait prcdemment. Lensemble des coefficients sera cod
et stock dans des registres et les comparateurs sont quivalent aux soustracteurs binaires.
Finalement la fonction trigonomtrique arc-tangente arctg sera ralisable base
dalgorithme CORDIC quon a prsent prcdemment .Il suffit dexprimer arc-tangente en
fonction de sinus et cosinus ou bien de manipuler judicieusement lalgorithme CORDIC.

III.8.6)-CONCEPTION ET SYNTHESE DU SIGNAL DHORLOGE

Il existe deux types dhorloges qui sont lhorloge de cadencement et lhorloge


dchantillonnage. Le nombre de pas ncessaire pour le traitement n'est pas forcment le

synchroniser les rsultats .Pour rsoudre le problme de timing et base dun conteur
mme pour deux blocs, ce qui engendre l'insertion de blocs supplmentaires pour

on peut gnrer une frquence adapte et inferieur la frquence doscillateur ou horloge

UMMTO Page 69
CHAPITRE III: Approche numrique de la commande vectorielle

principale. Cest ce qui signifie que l'usager doit modifier le mcanisme de synchronisation
entre les deux blocs.

III.9)-LE CIRCUIT NUMERIQUE DE LA COMMANDE VECTORIELLE

A ce stade, nous avons dvelopp des architectures hautement parallles afin daboutir
une implantation efficace. Cette architecture quon vient dlaborer est un support garanti en
cas de modifications futures ventuelles des exigences ou de la configuration du systme car
les circuits logiques programmables FPGA permettent de rajouter de nouveaux blocs de
traitement si le concepteur le juge utile et dans les limites des capacits de ces circuits FPGA.
On peut alors passer la simulation et la ralisation matrielle par des outils CAO de cette
architecture avec un chois convenable aux valeurs des paramtres de la machine
asynchrone.

III.10)-CONCLUSION

Dans ce chapitre, nous avons prsent ltat dart sur la conception numrique en
gnrale et plus particulirement la commande vectorielle. Cette conception que nous venons
de dresser, nous a permis de mettre en lumire une mthodologie de conception dun
systme de commande numrique ddi a la commande du moteur asynchrone. L'analyse de
cette conception rend compte de la multitude des situations auxquelles le concepteur est
confront, dans son projet ou face de multiples compromets a satisfaire. Ce chapitre apporte
une solution simple et systmatique pour la conception et la synthse de la structure logique
de la commande vectorielle en utilisant les lments thoriques dtaills dans les chapitres
prcdents et nous a permit de conclure que l'entranement lectronique des machines courant
alternatif ncessite une lectronique qui reste relativement complexe. Au cours de ce chapitre nous
avons dvelopp une architecture hautement parallles et modulaire afin daboutir une
implantation simple et efficace sans erreurs. Ce chapitre est la pierre angulaire des travaux
prsents dans ce mmoire car il prsente lapproche interne du circuit logique de commande
qui permet une tude des fonctions techniques assures par les constituants matriels. A ce
niveau de conception le circuit peut tre dcrit en VHDL et en suite implment sur
diffrentes technologies dFPGA. La simulation peut tre effectue aprs la gnration du
code VHDL correspondant au circuit de commande au cours du prochain chapitre.

UMMTO Page 70
Simulation et synthse du circuit de commande
CHAPITRE IV : Simulation et synthse du circuit de commande

OBJECTIF

Lobjectif de cette partie est de coder en VHDL puis simuler les diffrentes architectures
retenues pour garantir les performances. Enfin aprs avoir valu leurs performances, nous
injectons la solution sur une cible FPGA avec un environnement CAO.

IV.1)-INTRODUCTION

Comme nous lavons dit au prcdent chapitre, un ordinateur est incapable de concevoir
un circuit car une machine est dpourvue dintelligence et de rflexions mais rien nempche
que les taches fastidieuses et complexes (Mathmatiques et logiques) sont accomplies par des
moyens automatiques confis ces calculateurs(Ordinateurs) qui sont dots dune importante
puissance de calcule avec un minimum de temps dexcution. Llectronique des circuits
intgrs et la programmation informatique ont t les secteurs pionniers de la sret de
fonctionnement. Un besoin et une ncessit croissante pour la rduction de l'effort et du temps
de conception des circuits, a rendu lutilisation des outils de CAO (Conception Assiste par
Ordinateur) microlectronique indispensable. Les outils de CAO ne se limitent pas la
simulation mais aussi la synthse des circuits et assurent les transitions entre les diffrents
niveaux d'abstraction sachons que le passage de lalgorithme vers larchitecture est une
synthse automatique confie aux logiciels CAO qui gnrent larchitecture adquate du
systme. Les outils de CAO prennent en compte les contraintes de vitesse, de consommation
de puissance, et de surface qui interviennent dans le processus doptimisation la description et
de son circuit synthtis. Cette partie du travaille qui sagit de concevoir, partir du langage
VHDL, un modle quivalent au circuit de commande sachons quun modle dun circuit
nest quune abstraction de son comportement. Ce modle va nous permettre de tester les lois
de commande et de nous assurer de la validit de chaque partie grce lutilisation dun
logiciel de simulation intgrer dans lenvironnement CAO. Il est fondamentale dapporter la
preuve mathmatique du bon fonctionnement du circuit ou bien dmuler sont
fonctionnement. La simulation du systme est faite pour diffrentes raisons non seulement de
vrifier la validit du code mais aussi un outil d'analyse permettant de prvoir le
comportement du systme sous l'action d'un vnement particulier et la visualisation de son
volution temporelle. La dernire phase cette conception consiste faire migrer cet
algorithme sur un dmonstrateur matriel FPGA afin de vrifier sa faisabilit technique et
dvaluer ses performances. Donc, ce chapitre soccupe de la conversion vers un format
exicutable(langage de description materiel) de la commande vectorielle puis la verification du
circuit integr correspondant cette commande en utilisant des outils CAO de XILINX.

UMMTO Page 71
CHAPITRE IV : Simulation et synthse du circuit de commande

IV.2)- DESCRIPTION EN VHDL DU CIRCUIT DE COMMANDE

On est sens dlaborer une plate-forme


plate forme matrielle ddie la commande du moteur
asynchrone base sur des composants du type System On Chip ou System On
Programmable Chip , entirement portable puisque elle sera dcrite en langage VHDL qui
est indpendant vis--vis
vis de la technologie matriel cible (portabilit).. Nous allons adopter
une mthodologie de conception modulaire qui est base de composant gnriques (Une
(
bibliothque de modules IP rutilisables).
rutilisables). Cependant, il existe diffrentes manires
m de faire
dcrire un circuit numrique sur diffrents niveaux dabstraction. Onn peut mlanger des blocs
de niveaux diffrents pour la simulation dans certains
certain outils les plus labors.

 La description comportementale : La modlisation ou la description


comportementale consiste faire dcrire le fonctionnement attendu dun circuit
explicitement et indpendamment de l'architecture matrielle du systme. Ce genre de
description convient pour une simulation purement logicielle du circuit mais
dconseille
conseille pour la synthse de circuits.
 La description structurelle : Contrairement aux descriptions
ptions comportementales cette
description est inspire des structures materielles o les objets manipuls
mani sont des
objets qui decrivent directement le matriel.
matriel
 La description bas-niveau
niveau : Cest une description tres dtaille au niveau de portes
logiques. Elle est interessante dans le cas o le circuit est simple (des fonctions
combinatoires et des registres) et dconseille en cas de circuits complexes.
complexes

Figure(IV.01):Description
:Description dun oprateur matriel lmentaire.

UMMTO Page 72
CHAPITRE IV : Simulation et synthse du circuit de commande

La dmarche que nous avons suivie pour dcrire et vrifier le circuit est rsum comme suit :

 Analyse et dcomposition du systme de commande vectoriel en simples blocs.


 Description en VHDL et validation de chaque bloc.
 Rassembler les blocs lmentaires du systme.

Nous avons modlis chaque composant sparment et nous avons stock les modles dans
des bibliothques de composants rutilisables afin dconomiser le temps de dveloppement.
Des modules supplmentaires peuvent tre ajouts si ncessaire car le langage de description
matrielle VHDL facilite la modification et la rutilisation d'un design.

Figure (IV.02):Schma hirarchique des modules de la commande dvelopps en VHDL.

Pour ce model en VHDL du contrle vectoriel, les blocs individuels sont dvelopps et tests
et nous allons exposer les rsultats dans ce qui suit dans ce travail.

UMMTO Page 73
CHAPITRE IV : Simulation et synthse du circuit de commande

Nous avons respect dadopter le mme nom pour un signal inject entre les diffrents blocs
afin que le model complet sera assembl. Nous avons aussi respect le mode de chaque signal
lors de sa dclaration dans le programme car cest fondamentale en VHDL de dclarer le type
du signal (Les modes in et out, Le mode buffer, Le mode inout).Enfin, Nous avons opt de
reprsenter sur 16 bits les signaux d'entres/sorties de tout le systme (courants, tensions,
vitesseetc.) afin davoir une bonne prcision.

Figure (IV.03):Schma des diffrents modes du signal.

IV.3)-PRESENTATION DU LOGICIEL XILINX ISE

Le logiciel XILINX ISE (Integrated Software Environment) est un environnement de


dveloppement qui possde diffrent outils de CAO. Les socits spcialises en CAO
microlectronique fournissent des environnements logiciels spcialiss. Tous les fabricants de
FPGA proposent des outils de CAO pour configurer leurs circuits (XILINX cest ISE -
Foundation pour ALTERA cest QUARTUS ou MAX + II). Loffre logicielle dans le domaine
de conception des circuits numriques est trs vari et lun parmi ces environnement que nous
allons exploiter au cours de ce travail est XILINX ISE qui est un logiciel de cration et de
gestion de projets CAO o un environnement de conception. Cest un logiciel multitche qui
possde dans son soft diffrents outils permettant la cration de systmes ou circuits
numriques. Lintroduction de projets se fait de deux manires qui sont textuelle ou
graphique en vue dune intgration dans un circuit logique programmable (CPLD ou FPGA)
sachons que la saisie graphique est une alternative la saisie textuelle mais limite. Ce
logiciel XILINX ISE permet la simulation de la description et la synthse du circuit logique
quivalent puis placer et router ce circuit sur un prototype correspondant a une technologie
FPGA bien prcise et enfin lorsque toute les vrification sont faites vient limplantation sur un
FPGA rel ce qui correspond a gnrer le fichier de configuration du circuit cible choisi afin
dtablir les interconnections des cellules logiques correspondantes au circuit logique conu
avec optimisation de ressources disponibles au niveau circuit programmable FPGA. Dune
manire gnrale, le XILINX ISE permet de raliser toutes les tapes de conception et de
programmation des FPFG de XILINX et mme pour dautres circuits programmables telque
les CPLD.

UMMTO Page 74
CHAPITRE IV : Simulation et synthse du circuit de commande

La conception de circuits sur XILINX ISE met en uvre quatre outils : un diteur de texte
ou entre graphique, un simulateur, un synthtiseur et un placeur-routeur. Lditeur de texte
ou entre graphique est pour faire introduire la description dans les logiciels CAO cest dire
de dessiner ou dcrire le circuit avec une interface graphique ou textuelle. La simulation du
systme est faite pour vrifier la validit du code avant-synthse, aprs-synthse et mme
aprs placement-routage. Les deux tapes synthse et routage succderons par la suite o la
synthse consiste faire la transcription de la description dune forme texte vers une autre
graphique(RTL) base de portes logiques et pour la deuxime tape nomme routage, nest
quune adaptation du circuit logique synthtis sur les ressource disponible dans le circuit
FPGA cibl.

IV.4)-SYNTHESE ET SIMULATION DU CIRCUIT

Comme nous lavons vu au premier chapitre, la conception du circuit met en uvre quatre
outils : un diteur de texte/entre graphique, un simulateur, un synthtiseur et un placeur-
routeur. La description du circuit en VHDL ne concerne que le circuit de commande et rien
de ce qui constitue lenvironnement du circuit. Le modle VHDL est inspir de larchitecture
propose au troisime chapitre pour le circuit numrique de commande vectorielle. Par la suite,
nous allons raliser une simulation manuelle en appliquant des valeurs sur les entres et en
vrifiant visuellement ltat des sorties.

IV.4.1)-Synthse et simulation des lments logiques de base

IV.4.1.1)- Additionneur 16Bits

A) Rsultat de synthse

Figure (IV.04):Vue externe, interne(RTL) et technologique du module additionneur 16 bits.

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CHAPITRE IV : Simulation et synthse du circuit de commande

B) Simulation

Figure (IV.05):Rsultats de simulation du module additionneur sign 16 bits.

C) Interprtation des rsultats

On remarque que le chronogramme est subdivis en deux partie la premire en haut


reprsente les entres/sorties sous forme de bus cod en hexadcimal car les donnes ne sont
pas sont des paquets de bits que la fentre de simulation ne peut pas les contenir en
reprsentant chaque bit dus bus. La deuxime est la partie dtaille du bus de sortie encod
dans notre cas sur 16 bits. Cest nous qui avons ouvert le bus de sortie pour expliciter les
rsultats. Nous avons test ladditionneur en lui prsentons six valeurs en entres a et b pour
tre somms. Comme le montre le diagramme sachons que les valeurs sont en
hexadcimales :

(0000+0000=0000), (0001+0001=0002), (0002+0202=0204), (0003+1801=180D),


(0004+1801=180E), (0005+1C82=1C87).Donc effectivement ce composant fait la somme de
deux nombres sur seize bits.

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CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.1.2)-Soustracteur(SIGNE)

A) Rsultat de synthse

Figure (IV.06):Vue externe, interne(RTL) et technologique du module soustracteur sign 16


bits.

B) Simulation

Figure (IV.07):Rsultats de simulation du module soustracteur sign 16 bits.

C) Interprtation des rsultats

Daprs la figure de simulation, nous avons donn des valeurs aux entres (a) et (b) et
nous avons rcuprer la sortie(s).Les valeurs sont en hexadcimale et comme exemple
(0008)h (0004)h=(0004)h et (0010)h-(0020)h=(FFF0)h ce dernier rsultat est reprsenter en
complment deux car il est ngatif .Enfin, mme raisonnement pour les autres valeurs.

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CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.1. 3)-MULTIPLIEUR(SIGNE)

A) Rsultat de synthse

Figure (IV.08):Vue externe, interne(RTL) et chantillon technologique du module multiplieur


sign 16 bits.

B) Simulation

Figure (IV.09):Rsultats de simulation du module multiplieur sign 16 bits.

C) Interprtation des rsultats

Comme le montre la simulation, les deux entres (MUL_in1 et MUL_in2) sont multiplies et
donnent la sortie(MUL_out).Les valeurs sont en dcimale et comme exemple (1 x 2 =2), (2 x -
2=-4), (6 x -6=-36), (-10 x -6=60), (-10 x -2=20) .etc.

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CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.1.4)- Bascule D

A) Rsultat de synthse

Figure (IV.10):Vue externe, interne(RTL) et technologique du module de bascule D.

B) Simulation

Figure (IV.11):Rsultats de simulation du module de bascule D.

C) Interprtation des rsultats

Daprs le chronogramme de simulation pour la bascule D, on voie que la simulation du


composant commence partir de 100ns. Le signal de remise a zro reset est activ a partir de
510ns quelque soit ltat de lentre et le signal dhorloge la sortie q est mise a zro. Durant la
priode entre100ns et 510ns le signal reset nest pas activ danc cest le domaine ou la
bascule peut rcuprer les donnes dentre d. Alors durant cette priode la sortie q rcupre
exactement la donne de lentre d au front montant dhorloge clk_d. Cest ce qui correspond
au comportement thorique de la bascule.

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CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.1.5)- Registre 16Bits

A) Rsultat de synthse

Figure (IV.12):Vue externe, interne(RTL) et technologique du module registre simple.

B) Simulation

Figure (IV.13):Rsultats de simulation du module registre simple.

C) Interprtation des rsultats

La simulation commence a partir de 120ns et se termite a 545ns avec lactivation de


remise a zro reset. Comme le chronogramme le montre les deux donnes en entres (0000) et
(0002) sont rcuprer immdiatement en sortie au plus proche front montant dhorloge.

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CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.1.6)- Registre a dcalage 16Bits

A) Rsultat de synthse

Figure (IV.14):Vue externe, interne(RTL) et technologique du module registre dcalage a


16Bits.

B) Simulation

Figure (IV.15):Rsultats de simulation du module registre a dcalage a 16Bits.

C) Interprtation des rsultats

La simulation montre qu'a chaque front montant dhorloge(clk_rd) la sortie(sortie) se


dcale dune unit et la valeur de lentre(entree) est injecte au bit(0) de la sortie(sortie).

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CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.1.7)-Mmoire RAM

A) Rsultat de synthse

Figure (IV.16):Vue externe, interne(RTL) et technologique du module RAM a 16Bits.

B) Simulation

Figure (IV.17):Rsultats de simulation du module RAM 16Bits.

C) Interprtation des rsultats

Une fois que la RAM est slectionne (slt_ram), la donne correspondante ladresse
choisie sera rcupre en sortie.

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CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.1.8)- Conteur 16Bits(Temporisateur)

A) Rsultat de synthse

Figure (IV.18):Vue externe et interne(RTL) du module de conteur dimpulsions 16 Bits.

B) Simulation

Figure (IV.19):Rsultats de simulation du module de conteur dimpulsions.

C) Interprtation des rsultats

Nous remarquons que la simulation commence 100ns et elle est remise zro durant
deux priodes de temps (100ns a 225ns) et aprs 780 ns. Durant la priode de fonctionnement
le conteur fait sont travail en binaire qui est comme suit :(0.0000) aprs (0.0001) aprs
(0.0010) aprs (0.0011) aprs (0.0100) aprs (0.0101) aprs (0.0110) aprs
(0.0111).etc. Cest ce qui corresponde au comptage dcimal : 1, 2, 3, 4, 5,6, 7, etc.

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CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.2)-Synthse des lments de la commande vectorielle

Apres avoir russir de synthtiser les lments logiques de base, nous allons les exploiter
pour synthtiser les blocs de la commande vectorielle que nous avons labor au prcdent
chapitre sachons que le synthtiseur du logiciel XILINX ISE10 peut amliorer la synthse du
circuit logique. Pour ce qui concerne la simulation du circuit de commande vectorielle, nous
allons simuler chaque blocs car plus le test des blocs individuels est rigoureux, moins le test
du systme complet est laborieux.

IV.4.2.1)-Synthse du bloc de la transform de PARK

IV.4.2.1 .1)-Sous bloc Clarc0

A) Rsultat de synthse

Figure (IV.20):Vue externe, interne(RTL) et chantillon technologique du sous bloc Clarc0.

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CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.2.1 .2)-Sous bloc Clarc1

A) Rsultat de synthse

Figure (IV.21):Vue externe, interne(RTL) et chantillon technologique du sous bloc


Clarc1.

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CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.2.1 .3)-Bloc gnrale de Park

A) Rsultat de synthse

Figure (IV.22):Vue externe, interne(RTL) et chantillon technologique du sous bloc


matrice de Park.

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CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.2.2)-Synthse des blocs de rgulateurs PI

Comme la structure des rgulateurs PI qui sont dans la commande est la mme, nous
prsenterons les rsultats dun parmi eux.

A) Rsultat de synthse

Figure (IV.23):Vue externe, interne(RTL) et chantillon technologique du module rgulateur


PI1.

IV.4.2.3) -Synthse du bloc de modulation SVPWM

IV.4.2.3 .1) -Synthse et simulation de la ROM de SVPWM

A) Rsultat de synthse

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CHAPITRE IV : Simulation et synthse du circuit de commande

Figure (IV.24):Vue externe, interne(RTL) et technologique du module ROM de la SVPWM.

B) Simulation

Figure (IV.25):Rsultats de simulation du module ROM de la SVPWM.

C) Interprtation des rsultats

Comme le montre la figure, la sortie prsente une symtrie entre les trois bits du haut et les
trois dessous ce qui correspond a la complmentarit des deux interrupteurs dun bras
donduleur. Lorsquon slectionne une adresse, une sortie sera correspondante et ce processus
suit les tableaux de la SVPWM simplifie qui est prsent au prcdent chapitre. Comme
exemple ((5)h=(101)b)correspond a la sortie ((0E)h=(001 110)b).etc.

UMMTO Page 88
CHAPITRE IV : Simulation et synthse du circuit de commande

IV.4.2.3 .2) -Synthse de la SVPWM

A) Rsultat de synthse

Figure (IV.26):Vue externe, interne et chantillon technologique(RTL) du module gnral


de la SVPWM.

IV.4.3)-Synthse du bloc CORDIC

A) Rsultat de synthse

UMMTO Page 89
CHAPITRE IV : Simulation et synthse du circuit de commande

Figure (IV.27):Vue externe et interne(RTL) et chantillon technologique du module du


Cordic 16 Bits.

IV.4.4)-Synthse du bloc gnrale de la commande vectorielle

A) Rsultat de synthse

UMMTO Page 90
CHAPITRE IV : Simulation et synthse du circuit de commande

Comparteur1 Matrice De Comparateur PI3 Clarc2 SVPWM


Park 3 et 2
De vitesse (Vd,Vq)=>(V,V)

Sorties

Aux
gchettes

onduleur

PI1 PI2

Figure (IV.28): Vue externe et interne(RTL) du module gnrale de la commande vectorielle.

IV.5)-LE RAPPORT DE CONSOMMATION DES RESSOURCES

Tableau (IV.01): Ressources consommes par la commande vectorielle.

UMMTO Page 91
CHAPITRE IV : Simulation et synthse du circuit de commande

IV.6)-TRANSFERT
TRANSFERT DE LA SOLUTION VERS UN SUPPORT PHYSIQUE FPGA

Cette tape estt la dernire dans le processus de conception en gnral et en particulier de


notre projet. Elle va nous permettre de charger le fichier de description VHDL sur un support
FPGA (Migration
Migration de la solution vers la cible hardware)
hardware choisi convenable.
convenable Pour notre cas,
une interface fournie par XILINX pour la configuration du FPGA par un fichier en format
BIT. Le transfert de la solution finale peut tre assur par un cble JTAG (Joint Test Action
Group) qui relie le micro-ordinateur
ordinateur(PC) et la carte FPGA.

Figure (IV.29
.29):Configuration du FPGA par un cble JTAG.

IV.7)-CONCLUSION

Ce dernier volet de cette tude nous permet de conclure que les rsultats obtenus
dmontrent la justesse des modles
modle retenus sachons que cette mthode de conception permet
de dceler les problmes de vrification puis de rduire le facteur d'erreur humaine et les
risques d'interruption du systme. La conception et la simulation du circuit numrique mene
par lappui doutils informatiques spcialiss et lutilisation du langage VHDL comme outil
de description pour reprsenter le comportement et l'architecture du dispositif numrique
nous a permiss dobtenir un certain niveau de rutilisabilit des diffrents blocs de
larchitecture mais toute la difficult est de savoir ce qui est synthtisable ou non ainsi la
difficult de construire le Test-Bench
Test afin de simuler la description.

UMMTO Page 92
CONCLUSION GENERALE

Nous constatons que la recherche dans ce domaine (la conception de commandes


implmentables sur les circuits numriques architecture reconfigurable FPGA)est complexe,
car elle ncessite non seulement une maitrise des technologies relatives aux FPGA mais aussi
une trs bonne connaissance des applications et de leurs environnements.

Dans le cadre du projet nous avons dvelopps une mthodologie de conception dune
architecture cble pour un systme mcatronique. La dmarche thorique suivie est
rcapitule comme suis : spcification du cahier de charge avec une tude thorique,
conception architecturale dtaille, test, intgration et validation . Durant le processus de
conception, nous avons constat que malgr les progrs raliss dans le domaine des
architectures reconfigurables, les outils de programmation non pas atteignent leurs maturit et
que les algorithmes de programmation matrielle scartent significativement des algorithmes
logiciels. Nous avons dmontr dans ce mmoire la faisabilit dimplantation numrique
cble de la commande vectorielle. Sachons que le dveloppement des systmes lectriques
commands reste encore trs dpendant de la technologique dimplantation, nos rsultats
attestent que les FPGA constituent une alternative srieuse aux DSP et aux ASIC. Danc, les
FPGA est un moyen damliorer les performances de contrle avec un gain conomique et un
autre du temps de dveloppement.

Finalement, lapproche traite au cours de ce travail peut-tre avantageusement amliore


et facilement tendue sur dautres types de machines et les chercheurs du domaine vont donc
devoir relever des dfis encore plus importants.
PERSPECTIVES

Dans le cadre des systmes hautes performances, ce travail prsente une contribution
la conception et limplantation de commandes sur FPGA. Plusieurs travaux peuvent venir
complter le travail qui a t fait jusquici et particulirement de prendre en compte diffrents
points qui nont pas ts abords dans ce manuscrit. Malgr limportance quantitative des
travaux scientifiques, et malgr les immenses progrs raliss dans les architectures
numriques de nombreuses problmatiques restent explorer. A cet effet, nous
envisagerons comme perspectives, quelques axes de recherche pour amliorer les
performances de conception pour la commande des machines. Ces axes sont rcapituls
comme suit :

 Ladaptation dynamique du design qui signifie par la reconfiguration dynamique des


composants FPGA (Field Programmable Gate Array) en cas par exemple de
changement des paramtres rotoriques de la machine avec dveloppement de modules
supplmentaires pour ces nouveaux paramtres.
 Une autre alternative damlioration rside dans la conception conjointe logicielle /
matrielle (Co-design) qui est apparue comme une premire rponse ces problmes.

Il reste esprer que lon dcouvre un moyen trs efficace de combiner les avantages
des deux approches de programmation. Dans ce cas, toute la difficult consiste
rpartir les tches sur les diffrents processeurs et dfinir les architectures
respectives de ceux-ci.
 Des blocs supplmentaires peuvent toujours tre ajoutes et mme des contraintes ce
qui permet deffectuer sparment la mise jour des diffrents modules.
 Les aspects nergtiques des oprateurs arithmtiques seront une bonne source de
problmatiques de recherche.
 L'optimisation du prototype aussi bien en termes de densit logique que de temps
d'excution.

Finalement, diffrents points nont pas ts abords dans ce manuscrit et des travaux
restent effectuer sur ces architectures o le paralllisme nous semble tre le matre pour les
prochaines annes et pour des composants toujours plus rapides.
REFERENCES BIBLIOGRAPHIQUES

THESES

[01]]-KHELDOUN AISSA : Thme Amlioration des performances dun variateur de


vitesse par moteur asynchrone contrl par la mthode flux orient . Thse de
doctorat universit de Boumerds 2007 sous la direction du professeur B. Chetate.
[02]]-BAGHLI LOTFI : Thme Contribution la commande de la machine asynchrone,
utilisation de la logique floue, des rseaux de neurones et des algorithmes
gntiques .Thse de doctorat. 1999, Nancy, France / Sous la direction du Pr. A.
Rezzoug.
[03]]-IMENE BEN AMEUR BAZINE: Thme Identification en boucle ferme de la machine
asynchrone : Application a la dtection de dfaut .Thse de doctorat 16 juin 2008
luniversit de Poitiers directeurs de thse : J.-C. Trigeassou et K. Jelassi.

[04]]-JEREMIE DETREY : Arithmtiques relles sur FPGA virgule xe, virgule ottante et
systme logarithmique . Thse doctorat cole Normale Suprieure de Lyon15 janvier
2007 spcialit : Informatique.
VEYRAT-CHARVILLON : Oprateurs arithmtiques matriels pour des
[05]]-NICOLAS VEYRAT-
applications spciques . Docteur de lcole Normale Suprieure de Lyon spcialit :
Informatique prsente et soutenue publiquement le 28 juin 2007 directeurs de thse :
Jean-Michel Muller et Arnaud Tisserand.
[06]]-SEBASTIEN SNAIDERO : Modlisation multidisciplinaire VHDL-AMS de systmes
complexes : vers le prototypage virtuel .Thse prsente afin d'obtenir le grade de
docteur de l'universit Louis Pasteur Strasbourg I discipline : lectronique,
lectrotechnique, automatique spcialit : microlectronique soutenue publiquement
l'ENSPS le 03/12/2004 directeur de thse : M.Yannick Herv, MdC (HDR), ULP
Strasbourg.
[07]]-LIONEL LELONG : Architecture SoC-FPGA pour la mesure temps rel par
traitement dimage. Conception dun systme embarqu : imageur CMOS et circuit
logique programmable .Prsente devant luniversit Jean Monnet de Saint-Etienne
pour obtenir le grade de docteur spcialit : lectronique soutenue le 7 dcembre 2005
directeur de thse : Grard Jacquet Co-directeur : Guy Motyl.
[08]]-DAVID GUIHAL : Modlisation en langage VHDL-AMS des systmes
pluridisciplinaires . Thse prsente au laboratoire danalyse et darchitecture des
systmes du CNRS en vue de l'obtention du titre de docteur de luniversit Toulouse III
cole doctorale : Gnie lectrique, lectronique, tlcommunications spcialit :
conception de circuits microlectroniques et microsystmes soutenue le 25 Mai 2007.
[09]]-MOHAMED WISSEM NAOUAR : Commande numrique base de composant s
FPGA dune machine synchrone : Algorithmes de contrle de courant .Thse de
doctorat a lcole dingnieur de Tunis et luniversit de Sergy Pontoise. Thse prsente
et soutenue a Tunis le 06 Dcembre2007.Directeurs de thse ERIC MONMASSON et
ILHEM SLAMA BELKHODJA.
[10]]- YOUSEF KEBBATI : Dveloppement dune Mthodologie de Conception Matriel
Base de Modules Gnriques VHDL/VHDL-AMS en Vue dune Intgration de Systmes de
Commande Electriques .Docteur de lUniversit Louis Pasteur Strasbourg I Discipline
: Sciences pour lIngnieur (spcialit Microlectronique) Soutenue publiquement le 16
Dcembre 2002. Directeur de thse : M. Francis BRAUN, Professeur, Universit Louis
Pasteur, Strasbourg1.
MALINOWSKI: Sensorless Control Strategies for Three - Phase
[11]]- M. SC. MARIUSZ MALINOWSKI:
PWM Rectifiers Ph.D. Thesis Warsaw University of Technology Faculty of Electrical
Engineering Institute of Control and Industrial Electronics Poland - 2001. Thesis
supervisor Prof. Dr Sc. Marian P. Kamierkowski.
[12]]- M. KHEMAIES GHALI: Mthodologie de conception systme a base de
plateformes reconfigurables et programmables . Docteur en sciences de luniversit PARIS
XI ORSAY Soutenue le 01 Mars 2005.

ARTICLES

[01]]- PHILIPPE POURE, RAFIK


RAFIK KADRI, LUC FRANCIS BRAUN : Mthodologie
LUC HEBRARD, FRANCIS
dintgration de commandes numriques pour dispositifs dlectronique de Puissance
base sur lutilisation du langage VHDL-AMS . Laboratoire d'lectronique et de
Physique des Systmes Instrumentaux Universit Louis Pasteur.
[02]]- : J. R. MILLAN
MILLAN-
ILLAN-ALMARAZ,
LMARAZ, R. J. ROMERO
ROMERO-
OMERO-TRONCOSO,
RONCOSO, L. M. CONTRERAS
CONTRERAS-
ONTRERAS-MEDINA,
EDINA, A.
ARCIA-PEREZ : Embedded FPGA based induction motor monitoring system with
GARCIA-
speed drive fed using multiple wavelet analysis. Electronics Department HSP Digital
FIMEE - Universidad de Guanajuato Salamanca, Mexico.
[03]]- TOLE SUTIKNO,
UTIKNO, Member, IACSIT & IEEE, MOCHAMMAD FACTA,
FACTA, Member, IEEE :
An Efficient Strategy to Generate High Resolution Three-Phase Pulse Width Modulation
Signal Based on Field Programmable Gate Array.
[04]]- TOSHIO TAKAHASHI: New Digital Hardware Control Method for High
Performance AC Servo Motor Drive Accelerator TM Servo Drive Development Platform
for Military Application. As presented at Military Electronics Conference, Sept 24-25,
2002.
[05]]- C.BHARATIRAJA
C.BHARATIRAJA1,
HARATIRAJA1, DR
DR.S.JEEVANANDAM
.S.JEEVANANDAM2, RATIK3: UG Scholar A System on Chip
EEVANANDAM2, PRATIK3
(SOC) - High-performance Power Drive Applications - SVPWM Based Voltage Source
Inverter.1-Research Scholar, SRM University, Chennai. 2-Proffessor, Dept of Electrical
Eng, Pondicherry University. 3- UG Scholar.
HANS TIGGELER: FPGA Implementation of Sine and
[06]]- TANYA VLADIMIROVA and HANS
Cosine Generators Using the CORDIC Algorithm Surrey Space Centre University of
Surrey, Guildford, Surrey, GU2 5XH.
[07]]- HONGZHI WANG, PIERRE JACQUES PALICOT : Architecture recongurable
PIERRE LERAY, JACQUES
CBDRA base sur loprateur CORDIC pour le traitement du signal: Applications aux
rcepteurs MIMO . IETR/SUPELEC, Campus de Rennes Av. de la Boulais, CS 47601,
35576 CESSON-SEVIGNE, CEDEX, France.
LIVRES ET OUVRAGES
1]*J.WEBER et M.MEAUDRE : Circuits numriques et synthse logique :un outil
[01]*J.WEBER
VHDL,Edition Masson collection technologie.

]*-ETIENNE MESSERLI : Manuel VHDL synthse et simulation, Version partielle


[02]*-
septembre 2007.Haute Ecole dIngnierie et de Gestion du Canton de Vaud (heig-vd).

[03]*-BARRET PHILIPE : Rgimes transitoires des machines tournantes lectriques,


Edition Eyrolles, Paris, 1987.
]*-HADDAD SALAH : Rgimes transitoires des machines lectriques, universit
[04]*-
Mouloud Mammeri de Tizi Ouzou.
]*-CARLOS CANUDAS de WIT : Modlisation contrle vectoriel et DTC Commande
[05]*-
des moteurs asynchrone T1 Edition Herms.
[06] BUHLER : Convertisseurs Statiques, Ed. 1991.
[06]* -H. BUHLER

07]*PETER J. ASHENDEN: The VHDL CookbookFirst Edition July, 1990 Dept.


[07]*P
Computer Science University of Adelaide South Australia.

SITES WEB

01-XILINX: http://www.xilinx.com.
02-ALTERA
LTERA:: http://www.altera.com.
03-MENTOR GRAPHICS : http://www.mentor.com.
ANNEXE : LE LANGAGE DE DESCRIPTION MATERIEL VHDL ET LES SYSTEMES
DE REPRESENTATION DES NOMBRES BINAIRES

Cette annexe prsente une petite prsentation du langage de description matrielle VHDL
qui a t dvelopp dans le but de faire la description (documentation), la vrification et la
synthse des circuits puis un bref rsum des systmes de numration.

A.1)- HISTORIQUE DU LANGAGE DE DESCRIPTION MATERIELLE VHDL

Il existe actuellement diffrents langages qui permettent la description de circuits


numriques. Alors il faut dterminer le langage de modlisation le mieux adapt nos
besoins. Le VHDL et le VERILOG sont les deux langages qui simposent comme standards
mondiaux et restent le plus utiliss des langages dans le domaine de la conception des circuits
lectriques (Entreprises Europennes utilisent majoritairement VHDL, Entreprises
Amricaines utilisent majoritairement VERILOG). Le langage de description VHDL (Very
High Speed Integrated Circuit Hardware Description Language) est un langage de
description matrielle (comportement et/ou architecture) pour les systmes numriques trs
populaire dans le domaine dindustrie de conception. Il est le fruit dun projet de recherche
men par le groupement IBM/Texas Instruments/Intermetrics et consquence dun besoin
croissant doutils de conception de haut niveau pour dcrire les systmes numrique et les
circuits intgres qui sont de plus en plus complexes. Ce langage est n dans les annes 80
comme successeur du langage ADA (1979) au dpartement de la dfense amricain DOD qui
a lanc un appel doffre pour crer un langage de description matrielle numrique standard.
Ce langage est ouvert au domaine public en 1985 puis il est adopt par IEEE (Institute of
Electrical and Electronic Engineers) comme standard et deviendra une norme en 1987 sous la
dnomination VHDL {IEEE 1076-1987} puis complt et enrichi en 1993 {IEEE 1076-
1993 et IEEE 1164-1993} sous la dnomination VHDL93 avec les extensions {IEEE 1076.3-
1997, IEEE 1076.4-1995 }puis vient dimportantes extensions qui touchent les signaux
analogiques et mixtes en 1999{IEEE 1076.1-1999} sous le nom VHDL-AMS (1998 pour
Verilog-AMS) o AMS est une abrviation en anglais pour(Analog and Mixed-Signal AMS).
Le langage matriel VHDL-AMS est un standard de description et de modlisation des
systmes a temps continus et a temps discret exploitable pour des fins de simulation. Le
VHDL-AMS est un langage particulirement bien adapt la simulation de problmes
multi-domaines(multidisciplinaire) et en 2001 la norme {IEEE 1076-2001}et
finalement{IEEE 1076.1-2006}.

Le langage VHDL a t conu pour tre non seulement un langage de description


matriel, mais aussi un langage de conception et de synthse pour les systmes numriques. Il
ANNEXE : LE LANGAGE DE DESCRIPTION MATERIEL VHDL ET LES SYSTEMES
DE REPRESENTATION DES NOMBRES BINAIRES

est devenu incontournable dans le domaine de la conception des circuits numriques avec une
un
grande capacit de modliser les
les circuits digitaux diffrents niveaux dabstraction. Ce
langage est bas sur une simulation vnementielle,
v et non temporelle des systmes.

A.2)- POSITION DU VHDL AU SEIN DES LANGAGES INFORMATIQUES

Les langages informatiques sont une abstraction qui facilite llaboration des algorithmes
et un moyen de cod et dintroduire linformation sur un calculateur .Le calculateur soccupe
lui mme de convertir ces langages en code machine. La diversit des langages se justifie par
la diversit des domaines cibles.Cest
cibles ce que nous rsumons comme suit :

 Les langages de programmation orients objet tels C++, VisualBasic ou Java .


 Les langages de modlisation numrique tels VHDL {IEEE 1076-2000},
1076 Verilog
{IEEE 1364-2001},
2001}, SystemC , SpecC et SystemVerilog.
 Les langages mathmatiques formels explicites Matlab Simulink .
 Les langages de modlisation implicites ddis l'lectronique
l'le SPICE
SPICE.
 Les langages de modlisation mixte multi-domaines VHDL-AMS avec Verilog-AMS.

Tableau(A.01): Positionnement du langage VHDL au sein des autres langages scientifiques.

Une description ou un modle en VHDL dun circuit est une abstraction o une reprsentation
du comportement de ce dernier o un fichier VHDL contient une seule entit et son
architecture (une ou plusieurs)) avec la dclaration des paquetages.

A.3)- ETAPES DE CONCEPTION A BASE DU VHDL

Cette mthodologie contient les principales rgles utiliser pour les diffrents traitements
numriques complexes et la vrification de conformit avec le cahier des charges.
ANNEXE : LE LANGAGE DE DESCRIPTION MATERIEL VHDL ET LES SYSTEMES
DE REPRESENTATION DES NOMBRES BINAIRES

Figure(A.01):: Le cycle de conception et de vrification traditionnel en V.

Les tapes fondamentales de conception matrielle base du VHDL ainsi que les simulations
tout au long du processus de conception sont illustres dans le schma suivant.

Figure(A.02):: Les tapes fondamentales de conception matrielle.

La synthse est ltape qui transforme la description HDL en portes logiques et qui
respecte les contraintes imposer par lutilisateur (de
( superficie, de temps).
). Malheureusement,
la synthse de circuits ne concerne quun ensemble limit de descriptions
descripti VHDL qui nest pas
bien dtermine. Certaines structures non synthtisables sont prvisibles comme linstruction
After mais souvent il est difficile de distingu le synthtisable du non synthtisable.
synthtisable Mme
la manire dont les instructions sont utilises
utilises et dun synthtiseur lautre peut rendre la
description non synthtisable.

A.4)-SYTEMES
SYTEMES DE REPRESENTATION DES NOMBRES

Le nombre de bits utiliss pour effectuer la quantification de lchantillonnage est un


paramtre trs important pour lobtention dune bonne prcision .Son influence est directe sur
la simplicit ou la complexit des
d operateurs arithmtiques.
ANNEXE : LE LANGAGE DE DESCRIPTION MATERIEL VHDL ET LES SYSTEMES
DE REPRESENTATION DES NOMBRES BINAIRES

Alor lutilisation dun nombre arbitraire de bit pour le codage peut engendrer de lourdes
consquences sur les caractristiques du circuit. Donc le codage et la quantification des
grandeurs peuvent engendrer dimportantes rpercussions sur la complexit et la dure des
calculs.

    ,    

Partie entire Partie Base


n chiffres fractionnaire
m chiffres

Figure(A.03): Reprsentation dun nombre base b.

Figure(A.04): Reprsentation dun nombre sign 16 chiffres.

Figure(A.05): Exemple de reprsentation dun nombre sign 16 chiffres et sur la base


dcimale 10.

Figure(A.06): Exemple de reprsentation dun nombre sign 16 chiffres et sur la base


binaire 2.
ANNEXE : LE LANGAGE DE DESCRIPTION MATERIEL VHDL ET LES SYSTEMES
DE REPRESENTATION DES NOMBRES BINAIRES

Chaque opration arithmtique est fortement lie au systme de reprsentation des nombres.
Dans ce qui suit nous dcrivant les trois systmes de reprsentation des nombres rels les plus
rpondus sans approfondir en dtails.

A.4.1)-REPRESENTATION BINAIRE EN VIRGULE FIXE

Le systme de reprsentation des nombres rels le plus attractif est la reprsentation en


virgule fixe. Cette reprsentation est trs intressante du fait de sa simplicit.

 Principe de la reprsentation :

Si nous prenons un nombre X reprsent en virgule fixe, nous constatons quil est constitu de
deux parties qui ont un nombre de bits fixe. Ces parties sont la partie entire note IX et la
partie fractionnaire FX avec un nombre de bit WI et WF respectivement.

$ = &' + )' 2,- = &......


' )' 2
,-

On peut ainsi noter la position de la virgule binaire dans lcriture du nombre X de la manire
suivante : $ = &.........
' , )'

Enfin, on indexera par leur poids les bits dun nombre en virgule fixe X :

,/ 
1
,/  $ $ , $ $,- = 0 $1 2
.................................
$=$
23,-

Les valeurs ngatives seront encodes en complment deux.

A.4.2)-REPRESENTATION BINAIRE EN VIRGULE FLOTTANTE

En calcul scientifique on a souvent besoin de manipuler des nombres trs grands ou trs
petits. Pour cela on utilise la reprsentation en virgule flottante. Lintgration sur FPGA
doperateurs avec ce systme de reprsentation est possible car la capacit dintgration des
FPGA de nos jours a atteint un niveau dintgration suffisant technologiquement.

 Principe de la reprsentation :

Si nous prenons un nombre X reprsent en virgule flottante, nous constatons quil est
constitu de deux parties qui sont : la premire partie appele mantisse et la deuxime
partie est le facteur exponentiel souvent appele lexposant . Nous aboutirons la
reprsentation suivante pour un nombre X :
ANNEXE : LE LANGAGE DE DESCRIPTION MATERIEL VHDL ET LES SYSTEMES
DE REPRESENTATION DES NOMBRES BINAIRES

$ = 4' 5 67 = 89:;<= $ = 4>?1@@= 4' 5 6ABCDEF 67 

GH 5 = I@= =? 2 => ;1>1<=

Pour pouvoir reprsenter les nombres positifs comme ngatifs, nous ajoutons la
......
reprsentation un bit de signe SX, ce qui donne ainsi :$ = 1L7 1, )' 267 .

A.4.3)-REPRESENTATION BINAIRE EN SYSTEME LOGARITHMIQUE

Le systme logarithmique est introduit par Swartzlander comme une alternative la


virgule flottante.

 Principe de la reprsentation :

Si nous prenons un nombre X reprsent en systme logarithmique, nous constatons quil


ressemble a celui que nous avons vu en virgule fixe avec la seul diffrence qui rside dans la
reprsentation des nombres par leurs signes et de reprsenter le logarithme de leurs valeurs
absolues en virgule fixe et non la valeur du nombre. Ainsi, la reprsentation dun nombre X
est : $ = 1L7 5 M7 .

REMARQUE : Daprs une recherche bibliographique sur l'implantation des diffrents types
dapplications en technologie VLSI, on remarque que larithmtique virgule fixe est
fortement utiliss dans les systmes embarqus car elle est beaucoup plus facile implanter
que la reprsentation en virgule flottante sauf si le cahier de charge exige des contraintes
quon ne peut pas satisfaire que par dautre systmes de reprsentation.