Par Tie 10

Remerciements Plan du cours
Premiers pas vers l’architecture des

F Dupont; machines
Ainsi que • Conversion signal analogique / numérique
M Angenieux ;
• Logique combinatoire
M. Boylestad ;
• (méthode de Karnaugh, portes logiques, circuits
M. Nashelsky ; combinatoires – multiplexeur, décodeur...)
M. Hervé.
• Logique séquentielle :
• composants de base
(bascules D, bascules RS, bascules JK,
compteurs, registres, mémoires)
Michaël Beuve / LIRIS / UCB Lyon1 1 Michaël Beuve / LIRIS / UCB Lyon1 2
DAC/ADC : Généralités (0) DAC/ADC : Généralités (1)
Jusqu’en 1960-1970 : Traitement du signal analogique

Les convertisseurs :
• Manque de fiabilité des résultats
- Analogique-numériques (ADC ou CAN)
• Dérives et dispersions des caractéristiques des composants
- Numérique-analogiques (DAC ou CNA) • Consommation électrique
• Etude difficile et approximative
phén. physiques «analogues» mais pas identiques aux phén. réels.
• Introduction d'artefacts - parasites - (bruits propre/externe)
• Coût/Réglage des prototypes
• Coûts élevés de construction en série
nombre de composants discrets analogiques à faible densité d'intégration
fonctionnelle : résistances - condensateurs etc.
Depuis 1970 : Avènement du microprocesseur
(les convertisseurs sont apparus dans les années 60 )
DAC/ADC : Généralités (2) DAC/ADC : Généralités (3)
Signal à temps discret Signal à temps
Signal à temps
et amplitude discrète continu
Autres intérêts du numérique : continu
•Traitement des phénomènes discrets par nature : Monde Calculateur
• impulsions d’un détecteur de particules Monde
physique ? Stockage ?
• comptage de voitures aux péages n m physique
Traitement
• position d’un interrupteur Capteurs (Mesure) Cryptage
Transmissions
Données
• Immunité aux bruits (transport / stockage / réseaux..) Contrôle numériques
• Calculs, manipulation aisée (multiplexage, compression)
• Interface avec les ordinateurs (claviers, graphiques) Filtre Sample
ADC
• Contrôle de process avec un ordinateur de garde & hold
• Consommation Filtre
DAC H Ampli
• ... reconst.
Contrôle
DAC/ADC : Signaux DAC/ADC : Signaux - Shannon

Quantification
Amplitude Théorème De Shannon: Fe > 2 x Fmax(Signal)
Continue Discrète
Temps
Signal «analogique» Signal quantifié Exemple :
Monde réel macros. Échantillons
Continu
Filtre analogique / ampli Signal logique idéalisé

Signal échantillonné Signal numérique
Signal
Discret reconstitué ?
Échantillonnage capa commutées / CCD Calculateur
Il n’y a que dans ce cas que l’on peut Un signal incorrectement échantillonné ne pourra
associer un nombre entier au signal pas être reconstitué
DAC/ADC : Définitions Les convertisseurs Numérique-Analogique
Dynamique : Variation possible de tension (ou de courant) Tension de sortie

[de sortie pour un DAC / d’entrée pour un ADC]
Format : Format du mot binaire (S+M / 2* / XS / BCD) 5*Uref
Résolution : Plus petite tension manipulable (Dynamique/2n) 4*Uref
[confondu souvent avec le nombre de bit] 3*Uref
Cadence : Vitesse de conversion en «Sample Per Seconde» (SPS)
U s = U ref .(a0 20 + a1 21 + a2 22 + a3 23 + ...a N −1 2 N −1 )
2*Uref
[peut être exprimé en MHz du signal d’entrée pour un ADC]
Précision : Différence entre la sortie théorique et effective 1*Uref
[exprimé en %, mv ou lsb]
Us = N.q
Fidélité : Le fait de donner le même résultat pour une entrée donnée 0 1 2 3 4 5 ...
Linéarité (erreur de) : différence entre la courbe idéale et effective Code d’entrée
Uref peut correspondre à la pleine dynamique ou à l’échelon élémentaire.
Uref ou Uref /(2n-1) est aussi appelée quantum (q) ou lsb
Les convertisseurs Numérique-Analogique : Les convertisseurs Analogique – Numérique

les erreurs systématiques Généralités et Principes
Plus compliqué que DAC
Eg
Imperfections
Courbe idéale Erreur d’offset : Eo Erreur de gain : Eg A = N.q + ε(A) + ε(s)

à erreur d ’offset nulle
Procédure : réglage d’offstet (N=0) et réglage de gain (N=Nmax) Discret
Bas de gamme : pas de réglage (Ezs, Efs) Analogique

Haut de gamme : auto-réglage
La courbe peut être définie par
troncature ou par arrondi
(1/2.q d’offset)
Les convertisseurs Analogique - Numérique:
les erreurs systématiques Plan du cours
Sortie
num.
Gain point
Premiers pas vers l’architecture des
machines
entrée
analogique • Conversion signal analogique / numérique
• Logique combinatoire
(méthode de Karnaugh, portes logiques, circuits
Courbe idéale Erreur d’offset : Eo Erreur de gain : Eg
à erreur d ’offset nulle combinatoires – multiplexeur, décodeur...)
Procédure : réglage d’offstet (N=0) et réglage de gain (N=Nmax)
Bas de gamme : pas de réglage (Ezs, Efs) • Logique séquentielle :

Haut de gamme : auto-réglage composants de base (bascules D, bascules RS, bascules
JK, compteurs, registres, mémoires)
1/4 LSB
Logique combinatoire Algèbre de Boole

Algèbre binaire
1854 : Georges Boole propose une algèbre
Opérateurs de base
Propositions vraies ou fausses
Propriétés et opérateurs possibles Algèbre de Boole
Circuits combinatoires
Étude des systèmes binaires :

Possédant deux états s’excluant mutuellement
C’est le cas des systèmes numériques
(des sous ensembles : les circuits logiques)
Algèbre binaire Formellement
On se limite : Base de l’algèbre de Boole Algèbre de Boole sur [0,1] = algèbre binaire
Propriétés indispensables aux systèmes logiques Structure d’algèbre de Boole
• 2 lois de composition interne (LCI)
Définitions : • 1 application unaire
• États logiques : 0 et 1, Vrai et Faux, H et L
2 LCI : ET, OU
(purement symbolique)
• Somme (OU, Réunion) s = a + b = a v b
• Produit (ET, intersection) s = a . b = ab = a ^ b
• Variable logique : Symbole pouvant prendre
comme valeur des états logiques (A,b,c, Out ...)
Application unaire :
• Not (complémentation, inversion, non) s = a = not(a)
• Fonction logique : Expression de variables et d’opérateurs
( f = not(a)^ (c OR r.t) )
Fonctions logiques Tables de vérité de ET, OU, NON

Fonction logique à n variables f(a,b,c,d,...,n) b 0 b 0
a 1 a 1 a
[0,1]n [0,1] 0 0 1 0 0 0 0 1
1 1 1 1 0 1 1 0
• Une fonction logique ne peut prendre que deux valeurs
• Les cas possibles forment un ensemble fini (card = 2n) s=a+b s=a.b s=a
• Descriptions, preuves possibles par énumération
S est vrai si a OU b S est vrai si a ET b S est vrai
comparer f(a,b,c,..n) et g(a,b,c,..,n)
est vrai. sont vrais. si a est faux
= comparer les tables représentant f et g
ab s ab s a s
La table de fonction logique = table de vérité 00 0 00 0 0 1
01 1 01 0 1 0
Définition : (a,b,c,...,n) vecteur d’entrée 10 1 10 0
11 1 11 1
Tableaux de Karnaugh Propriétés (1) de ET,OU,NON
Commutativité Idempotence
f (a,c,d, ..,n) fonction logique à N entrées a+b = b+a a+a = a Diagonal
Symétrie
a.b = b.a a.a = a
sera représentée par une table à 2N lignes
un tableau à 2N cases Associativité Absorption
Code Gray ou a+(b+c) = (a+b)+c a+a.b = a
abc f(a,b,c) binaire réfléchi
a
bc
00 01 11 10 =
a.(b.c) = (a.b).c a.(a+b) = a
000 0
001 1 1 seul changement Distributivité Involution
0 0 1 0 0
010 0 entre 2 codes
011 0
1 1 0 1 0
successifs a.(b+c) = a.b+a.c a=a
100 1
101 0 f(a,b,c) a+(b.c) = (a+b).(a+c)
110 0
111 1
Propriétés (2) de ET,OU,NON Représentation des fonctions

Elément neutre Théorème de "De Morgan" • Diagramme de Venn ou d’Euler
vue ensembliste , pas utilisé en EN
a+0 = a a+b = a . b • Table de vérité
a.1 = a a.b = a + b • Tableau de Karnaugh
Elément absorbant • Équation logique ex: f(a,b)=a+b

∑i xi = ∏i xi • Chronogramme : Graphe d’évolution temporelle
a+1 =1
a.0 = 0 ∏i xi = ∑i xi
a
Inverse Théorème du Consensus
b
a+a = 1 a.x+b.x+a.b = a.x+b.x
a+b
a.a = 0 (a+x)(b+x)(a+b)=(a+x)(b+x)
Chronogrammes Chronogrammes
Plusieurs niveaux d’abstraction : Plusieurs niveaux d’abstraction :

fonctionnel, temporel, analogique temporel
a a
b b
a+b a+b
Retard temporel
Chronogrammes Deux autres opérateurs : NAND,NOR
Plusieurs niveaux d’abstraction : b 0 b 0 1

a 1 a
analogique symbolique
0 1 1 0 1 0
a 1 1 0 1 0 0
b
s = a b = a.b s = a b = a+b
S est vrai si a OU b S est vrai si ni a, ni b

a+b est faux. ne sont vrais.
NAND (Not-AND) NOR (Not-OR)
Propriétés de NOR et NAND Encore un opérateur : XOR
b 0 1
a
A l’aide du théorème de DeMorgan toute fonction 0 0 1
logique peut s’écrire qu’avec des NAND (resp. des NOR)
1 1 0
s=a b = a.b + a.b
NAND et NOR ne sont pas associatifs S est vrai si a OU b est vrai mais pas les deux.
XOR (Ou-Exclusif) vaut 1 si a est différent de b

Opérateur de différence (disjonction)
Propriétés du XOR Logique multi-niveaux
XOR est associatif s = a b c ..... n On peut généraliser l’algèbre binaire à plus de 2 niveaux
b 0 1 Z X
vaut 1 si le nombre de variables à 1 est impair. a
0 X 0 X 0 logique
a 0
s 1 logique
s=a b = a b = a b = a XNOR b 1 X 1 1 X
b 0 1 Z X Z déconnecté
XNOR = XOR vaut 1 si a = b Z
X inconnu
X X X X X
Inverseur programmable : (le programme vaut 0 ou 1)
a 1=a a 0=a
Représentation graphique :
Réalisation en électronique
Norme française
0/1 représentés par des tensions, courants,
charges, fréquences, ....
Classiquement TENSIONS : Niveau haut = H (le plus positif) a a

b & s b & s a s
Niveau bas = L (B) (le plus négatif)
ET NAND NON
Association d’une information binaire à un niveau :
Convention positive H 1 a a a
b >1 s b s s
(ou logique positive) L 0 >1 b =1
OU NOR XOR
Convention négative H 0
(ou logique négative) L 1
Représentation graphique : Moyens physiques de réalisation

Norme américaine des fonctions logiques
a s Problème
Fonctions logiques
a a (cahier des charges)
s s
b b NON
Fonctions logiques
a s Attention : critères pas
NAND toujours compatibles simplifiées
ET coût / vitesse / encombrement / fiabilité ?
a a
s a
b s s Réalisation Technologique
b b
OU NOR XOR
Simplification /optimisation ? Combinatoire : définition
Méthodes «classiques» de simplifications :

Combinatoire : S = f(a,b,c,..,n)
- pas de solution unique
- indépendant de la technologie idem Boucle ouverte
- le temps n’est pas pris en compte
La simplification «mathématique» n’est pas toujours Séquentiel : S = f(a,b,c,..,n,S)

optimale en regard des critères d’optimisation
technologiques. idem Systèmes bouclés
Composants combinatoires Portes intégrées

(au catalogues des fournisseurs)
Options technologiques : familles logiques

• Porte de base la plus fabriquée : NAND (TTL,CMOS, BiCMOS, ECL ..)
• Inverseurs
Entrées : classique, triggée x
• Multiplexeur / démultiplexeur
• Codeurs / Décodeurs x E
• Transcodeurs Sorties : collecteur (drain) ouvert, sortie 3 états ...
• Comparateurs / Détection d’erreurs
• Circuits arithmétiques (add, ALU, mult) Remarque 1 :
10 entrées = 2210 fonctions possibles
• Mémoires Choix des meilleures fonctions
• Composants programmables (PLD)
Portes intégrées Multiplexeur
Remarque 2: Sélection d’une voie parmi 2N par N bits de commande
Problème du nombre de boîtiers pour réaliser une fonction
logique INTEGRATION
I0 Si (S1S0)2 = (0)10 alors Q = I0
SSI (small scale integration) petite : inférieur à 12 portes
I1 Q = S0 . S1 . I O
MSI (medium) moyenne : 12 à 99
I2 Q
LSI (large) grande : 100 à 9999 Si (S1S0)2 = (1)10 alors Q = I1
VLSI (very large) très grande : 10 000 à 99 999 I3 Q = S0 .S1.I1
Mux 4 vers 1
ULSI (ultra large) ultra grande : 100 000 et plus
Remarque 3: S1 S0
Une manière d’augmenter la puissance de traitement est
de construire des CI dédiés à une application
Q = S1 . S 0 . I 0 + S1 . S0 . I1 + S1 . S 0 . I 2 + S1. S0 . I 3
(ASIC pour Application Specific Integrated Circuit)
Multiplexeur (constitution) Multiplexeur : réalisation de fonctions
Q= S1 . S 0 . I 0 + S1 . S 0 . I1 + S1 . S0 . I 2 + S1. S0 . I 3 Utilisation de la première forme canonique
I0 ab F
00 0 F(0,0) 0 I0
&
01 1 F(0,1) 1 I1 Mux
I1 Q= F
10 1 F(1,0) 1 I2 4 vers 1
& 0
Q 11 0 F(1,1) I3
I2 S1 S0
& >1
I3 a b
&
S1 Toute fonction logique de N variables est réalisable
S0 avec un multiplexeur de 2N vers 1
Démultiplexeur : 1 parmi 2n Démultiplexeur : 1 parmi 2n
Q0 = E si (S1S0)2=0 E=1
0 sinon
Q0 Q 0 = E . S1 .S 0
Q0 = S1 . S0
E Q1 Q1 = E si (S1S0)2=1 = E . S1 . S 0
Q0
Q2 0 sinon Q1
E Q1 = E .S1 .S 0
Q3 Q1 = S 1 . S 0
1 parmi 2N Q2 = E . S1 .S 0
1 parmi 2 N
Q3
S1 S0
Remarque : E peut ne pas être «disponible»
Sortie sélectionnée = 1 les autres 0 S1 S0
ou Sortie sélectionnée = 0 les autres 1 Qi=(i)2
Démultiplexeur: réalisation de fonctions Codeur (ou Encodeur)
Faire correspondre un mot code à un symbole

ab F Q0
2N entrées N sorties
00 0 F(0,0) Q1
01 1 F(0,1) 1 0 I0
Q2
>1 F
10 1 F(1,0) Q3 1 entrée parmi 2N 1 I1 C0
0 I2 Le code de l’entrée
11 0 F(1,1) 1 parmi 2 N C1
0 I3
Mot Code
a b
X-nor
Traduit le rang de l’entrée active en un code binaire
S1 S0
Exemple : Clavier / Scan code
Caractère / Code ASCII
Décodeur Transcodeur
Remarque : Multiplexeur Démultiplexeur
Codeur Décodeur Passage d’un code C1 à un code C2
N entrées 2N sorties
Q0 0
Exemple 0 C0 0
Q1 C1 C2
1 C1 Q2 1 n m
Q3 0
Active la ligne de sortie correspondant

au code binaire présent en entrée
Transcodeur : exemple Comparateur binaire

7-segments => 7 modules à 4 entrée et une sortie
0 I0 n
1 I1
A S = 1 si A > B
0 I2 n E = 1 si A = B
B
0 I3
> = < I = 1 si A < B
Code binaire 0 à 9 Configuration alimentation

Entrées de cascadage
des diodes (ou LCD)
Pour une comparaison à n autres bits
Exemples de code :
Binaire, binaire réfléchi, 7-segments, BCD, …
ALU (ou UAL)
Mémoire
Unité Arithmétique et Logique
Résultat
Données
Cin
n Exemple : Contrôle
A Les mémoires peuvent être :
P
G R=A+B lecture seule
n m
A=B R=A+B A D écriture une fois/lecture
n R
R=A+B+1 écriture/lecture
n
B ... Adresses Données
5 Cout
R = A ou B
S 2n mots de m bits write : D stockée dans M(A)
R = A nand B
Choix de la ... read : M(A) positionne les fils D
fonction (32 cas)
Instruction
Mémoire : réalisation de fonction Plan du cours
write : stockage de la fonction Premiers pas vers l’architecture des

read : utilisation machines
Controle
ab F • Conversion signal analogique / numérique
0
00 0 M(00)=0
Il faut n=2 m=1
• Logique combinatoire (méthode de Karnaugh,
01 1 M(01)=1 1 portes logiques, circuits combinatoires –
4 mots A D0 = F
10 1 M(10)=1 1 multiplexeur, décodeur...)
de 1 bits
11 0 M(11)=0 0 • Logique séquentielle : composants de base
(bascules D, bascules RS, bascules JK,
La mémoire est utilisée en LUT (Look Up Table compteurs, registres, mémoires)
i.e. table de vérité)
C’est souvent une méthode très performante
en vitesse/surface
Plan Définition
• Introduction
• Définition d’une bascule Rappel : Circuit combinatoire = la valeur des
• Présentation de quelques bascules (RS, D, JK) sorties St dépendent de la valeur des entrées
(Ei)
• Applications : St = f(E0, E1, E2…) sans mémoire
• Les registres (Verrous, buffers)
Un circuit séquentiel : faculté de mémorisation
• Les registres à décalage
• Les compteurs modulo n
La valeur des sorties à l’instant t dépendent de la
valeur des entrées et de la valeur des sorties à
l’instant t-1
St = f(E0, E1, E2…, St-1)
Circuit séquentiel Circuit séquentiel : Etats Stables

Les circuits séquentiels de base sont les
n Variables d'entrée m Fonctions de sortie bascules (flip-flops)
x z Une bascule a deux états stables (bistables)
1 .. .. 1
. . Les bascules : capables de conserver l’état de
x Partie z
n m leur sortie même si la combinaison des
combinatoire Y
y
1 1 signaux d’entrée ayant provoqué cet état de
.. .. sortie disparaît.
. .
y Y
k k
État État
actuel suivant
Mémoire
Horloge (Clock) Bascules Synchrones/Asynchrones
Horloge : composant passant indéfiniment et Les bascules synchrones : asservies à des impulsions
d’horloge et donc insensibles aux bruits entre deux tops
régulièrement d’un niveau haut à un niveau
bas (succession de 1 et de 0), chaque Données
Entrées
transition s’appelle un top. Bascule sorties
Synchrone
Horloge
0 1 2
Les bascules asynchrones, non asservies à une horloge
Période et prenant en compte leurs entrées à tout moment.
Fréquence = nombre de changement par seconde en hertz (Hz) Données
Fréquence = 1/période Entrées
Une horloge de 1 hertz a une période de 1 seconde Bascule sorties
……………………………1 megahertz……………………..1 microseconde Asynchrone
……………………………1 gigaHz……………………………..1 nanoseconde
Temps de réponse des portes logiques Bascule RS

L’instant séparant l’instant où les données Diagramme, symbole et table de transition :
sont appliquées de l’instant où les sorties S
Q
sont positionnées n’est pas nul.
A
Q’
R
B
A et B
S Q
R Q’
Temps de réponse
Bascule RS =(0,0) Bascule RS =(1,0)
Etat Initial t t'
(Q,Q') R S Q Q' R' S' Q Q' Etat Initial t t'

(Q,Q') R S Q Q' R' S' Q Q'
(0,0) 0 0 0 0 1 1 1 1
(0,0) 1 0 0 0 0 1 1 1
0 0 1 1 1 1 0 0
1 0 1 1 0 1 0 1
0 0 0 0 1 1 1 1
1 0 0 1 0 1 0 1 Stable
0 0 1 1 1 1 0 0 Instable
(0,1) 1 0 0 1 0 1 0 1 Stable
(1,1) 0 0 1 1 1 1 0 0
(1,0) 1 0 1 0 0 1 1 1
0 0 0 0 1 1 1 1
1 0 1 1 0 1 0 1 Stable
0 0 1 1 1 1 0 0 Instable
(1,0) 0 0 1 0 1 1 1 0 Stable
(0,1) 0 0 0 1 1 1 0 1 Stable
Transition (1,0) =>RESET
=> Deux états stables pour R=0 et S=0
Bascule RS =(0,1) Bascule RS =(1,1)

Etat Initial t t'
Etat Initial t t'
(Q,Q') R S Q Q' R' S' Q Q'
(Q,Q') R S Q Q' R' S' Q Q'
(0,0) 0 1 0 0 1 0 1 1 (0,0) 1 1 0 0 0 0 1 1
0 1 1 1 1 0 1 0
1 1 1 1 0 0 1 1 Stable
0 1 1 0 1 0 1 0 Stable (1,0) 1 1 1 0 0 0 1 1 Stable
(1,0) 0 1 1 0 1 0 1 0 Stable (0,1) 1 1 0 1 0 0 1 1 Stable
(0,1) 0 1 0 1 1 0 1 1 (1,1) 1 1 1 1 0 0 1 1 Stable
0 1 1 1 1 0 1 0 Stable
Transition (1,1) =>MAIS instable pour les autres états
(1,1) 0 1 1 1 1 0 1 0 Stable
⇒Il faut l’interdire
Note: Une analyse complète de la dynamique des circuit serait plus

Transition (0,1) =>SET rigoureuse (Eq. Différentielle…)
Bascule RS Bascule RSH
Diagramme, symbole et table de transition : Diagramme, symbole et table de transition :
S S
Condition supplémentaire :
Q Q H actif
R = Reset (Mise à 0) H •Si H=1 mémoire classique
S = Set (Mise à 1) •Si H=0 mémoire figée
Q’ Q’
R R
R S Qt+1 R S Qt+1
S Q 0 0 Qt Ne change pas d'état S Q 0 0 Qt Ne change pas d'état
0 1 1 Mise à 1 0 1 1 Mise à 1
H
1 0 0 Mise à 0 1 0 0 Mise à 0
R Q’ R Q’
1 1 ? Interdit 1 1 ? Interdit
Bascule D Bascule JK
Diagramme, symbole et table de transition : Diagramme, symbole et table de transition :
D
Q J
Q
H
H
Q’ Q’
K
J K Qt+1
D Q D Qt+1 0 0 Qt Ne change pas d'état
J Q
H 0 0 0 1 0 Mise à 0
H
Q’ 1 1 1 0 1 Mise à 1
K Q’
1 1 Qt Change d'état
Applications des circuits séquentiels Applications des circuits séquentiels
Les registres à décalage : Les compteurs :
Dans un registre à décalage droite (resp. gauche) : On désire réaliser un compteur modulo 8 : 0, 1, 2, …7, 0, 1….
<n-1, ……i+1, i, i-1, …,1, 0> T
t
la sortie de la bascule i à l’instant t correspond à la Q0
sortie de la bascule i+1 (resp. i-1) à l’instant t-1. t
Q1
t
Q2
1OO1 0100 0010 0001 t
7 0 1 2 3
Nous avons trois bits : donc trois bascules 0,1, 2
Exercice : réaliser ce compteur avec

Table de transition de la bascule JK
des bascules JK.
Etat Actuel Etat Suivant Ce qu’il faut
Avant après appliquer aux entrées
Qavant Qaprès J K
Q2 Q1 Q0 Q2 Q1 Q0 J2/K2 J1/K1 J0/K0

0 0 0 X
0 0 0 0 0 1 ? ? ?
?0 0 1 0 1 0 ? ? ?
0 1 1 X
0 1 0 0 1 1 ? ? ?
0 1 1 1 0 0 ? ? ?
1 0 X 1
1 0 0 1 0 1 ? ? ?
1 0 1 1 1 0 ? ? ?
1 1 0 1 1 1 ? ? ? 1 1 X 0
1 1 1 0 0 0 ? ? ?
? ? ?
Trouvez les équations de J2, K2, J1, K1, J0, K0 en fonction des Qi avant
Tables de transition Applications des circuits séquentiels
Etat Actuel Etat Suivant Ce qu’il faut
Avant après appliquer aux entrées
Schéma du compteur modulo 8 obtenu
J0=K0=1 J1=K1=Q0 J2 =K2=Q0 .Q1
Q2 Q1 Q0 Q2 Q1 Q0 J2/K2 J1/K1 J0/K0 ATTENTION : Poids fort Q2, Poids Faible Q0

0 0 0 0 0 1 0X 0X 1X
0 0 1 0 1 0 0X ….
Q0 Q1 Q2
0 1 0 0 1 1 1
0 1 1 1 0 0
J0 Q0 J1 Q1 J2 Q2
1 0 0 1 0 1 Ck T T T
1 0 1 1 1 0 K0 Q0 K1 Q1 K2 Q2
1 1 0 1 1 1
1 1 1 0 0 0
Compteur synchrone
Trouvez les équations de J2, K2, J1, K1, J0, K0 en fonction des Qi avant
Présentation d’un circuit intégré compteur 4 bits

Un compteur sous forme de circuit intégré

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Remerciements Plan du cours

Premiers pas vers l’architecture des

DAC/ADC : Généralités (0) DAC/ADC : Généralités (1)

Jusqu’en 1960-1970 : Traitement du signal analogique

DAC/ADC : Signaux DAC/ADC : Signaux - Shannon

Filtre analogique / ampli Signal logique idéalisé

Échantillonnage capa commutées / CCD Calculateur

Dynamique : Variation possible de tension (ou de courant) Tension de sortie

Les convertisseurs Numérique-Analogique : Les convertisseurs Analogique – Numérique

Plus compliqué que DAC

Courbe idéale Erreur d’offset : Eo Erreur de gain : Eg A = N.q + ε(A) + ε(s)

Procédure : réglage d’offstet (N=0) et réglage de gain (N=Nmax) Discret

Bas de gamme : pas de réglage (Ezs, Efs) Analogique

Bas de gamme : pas de réglage (Ezs, Efs) • Logique séquentielle :

Logique combinatoire Algèbre de Boole

Étude des systèmes binaires :

Fonctions logiques Tables de vérité de ET, OU, NON

Propriétés (2) de ET,OU,NON Représentation des fonctions

Plusieurs niveaux d’abstraction : Plusieurs niveaux d’abstraction :

Chronogrammes Deux autres opérateurs : NAND,NOR

Plusieurs niveaux d’abstraction : b 0 b 0 1

S est vrai si a OU b S est vrai si ni a, ni b

NAND (Not-AND) NOR (Not-OR)

XOR (Ou-Exclusif) vaut 1 si a est différent de b

Propriétés du XOR Logique multi-niveaux

Classiquement TENSIONS : Niveau haut = H (le plus positif) a a

Représentation graphique : Moyens physiques de réalisation

Méthodes «classiques» de simplifications :

La simplification «mathématique» n’est pas toujours Séquentiel : S = f(a,b,c,..,n,S)

Composants combinatoires Portes intégrées

Options technologiques : familles logiques

Multiplexeur (constitution) Multiplexeur : réalisation de fonctions

Q= S1 . S 0 . I 0 + S1 . S 0 . I1 + S1 . S0 . I 2 + S1. S0 . I 3 Utilisation de la première forme canonique

Démultiplexeur: réalisation de fonctions Codeur (ou Encodeur)

Faire correspondre un mot code à un symbole

Active la ligne de sortie correspondant

Transcodeur : exemple Comparateur binaire

Code binaire 0 à 9 Configuration alimentation

Mémoire : réalisation de fonction Plan du cours

write : stockage de la fonction Premiers pas vers l’architecture des

Circuit séquentiel Circuit séquentiel : Etats Stables

Temps de réponse des portes logiques Bascule RS

(Q,Q') R S Q Q' R' S' Q Q' Etat Initial t t'

Bascule RS =(0,1) Bascule RS =(1,1)

(0,1) 0 1 0 1 1 0 1 1 (1,1) 1 1 1 1 0 0 1 1 Stable

Note: Une analyse complète de la dynamique des circuit serait plus

sortie de la bascule i+1 (resp. i-1) à l’instant t-1. t

Exercice : réaliser ce compteur avec

Q2 Q1 Q0 Q2 Q1 Q0 J2/K2 J1/K1 J0/K0

Q2 Q1 Q0 Q2 Q1 Q0 J2/K2 J1/K1 J0/K0 ATTENTION : Poids fort Q2, Poids Faible Q0

Présentation d’un circuit intégré compteur 4 bits

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