INSAT – EPT Codesign S.

BEN SAOUD

TD 1

Exercice 1 :

On représente sur la figure suivante le graphe des tâches de l’application (1.a) ainsi que celui
de l’architecture cible dont nous disposons (1.b).

MIPS
T1

T2 T3 DSP

T4
FPGA ASIC

(a) (b)

Les possibilités d’affectation des 4 tâches de l’application aux différents modules de

l’architecture cible sont spécifiées dans le tableau suivant.

1- Dessiner le graphe du problème (problem graph) correspondant au graphe de tâches (Fig

1.a) en insérant les nœuds de communication. Dessiner également le graphe
d’architecture (architecture graph) correspondant à la cible. Compléter le dessin pour
obtenir le graphe de spécification.
Remarque : deux tâches liées ne peuvent être implémentées que sur deux blocs
interconnectés par un bus de communications.
2- Quelles sont les contraintes d’affectation rencontrées lors de l’opération Binding. Que
peut-on changer au niveau de l’architecture cible pour obtenir plus de possibilités
d’implémentation
3- On suppose maintenant que ces contraintes n’existent plus et que seules les contraintes
du tableau précédent sont applicables. Le tableau suivant donne les temps d’exécution
des tâches selon le module d’implémentation ainsi que le coût de chaque module. Par
exemple, le processeur MIPS coûte 200 unités et peut exécuter la tâche T1 en 5ms et la
tâche T4 en 2ms. Nous supposons également disposer d’un seul module de chaque type
(number=1) et que tous les modules exécutent les tâches d’une manière séquentielle et

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non-préemptif (à un instant donnée un module exécute au maximum une seule tâche et

son exécution ne peut pas être interrompue).

On souhaite explorer l’espace de partitionnement (toutes les solutions possibles en

appliquant les phases Allocation, Binding et Scheduling). Compléter le tableau suivant
avec toutes les solutions possibles et déterminer pour chacune d’elles le temps
d’exécution total et le coût total.
Sol 1 Sol 2 … Sol n
T1 MIPS
T2 DSP
T3 DSP
T4 DSP
Coût
Temps d’exécution

4- On suppose maintenant que nous n’avons pas de contraintes de ressources, c-à-d que
nous disposons de nombreux composants de chaque type (MIPS, DSP, FPGA et ASIC).
Y-a-t-il de nouvelles possibilités d’implémentation ? si oui, lesquelles ?