Les FPGAs

Emmanuel Boutillon

Cours réalisé à partir de :

Nathalie Julien, cours IUP EEA 1999.
Jean-Luc Danger, ENST Paris
Cours de l’ISEP disponible sur le WEB
Pierre Bomel

-1-
Emmanuel Boutillon

PLAN

å Comment et pourquoi faire de la logique

programmable ?
 Les technologies de personnalisation
ê PAL, EPLD et FPGA
‚ Spécificité du développement des CLPs
ƒ Situation présente et évolution.

-2-
Emmanuel Boutillon

-1-
 Position du problème

Matériel Logiciel

circuits personnalisés circuits existants

microprocesseurs
processeurs DSPs
circuits mémoires
logiques périphériques
ASICs
programmables
FPGA
EPLD
-3-
Emmanuel Boutillon

Position du problème

L’intérêt des CLP se justifie (depuis 30 ans) par :

Le coûts très important des ASICs

Le temps de développement d ’un ASIC

Les performances faibles du logiciel

La non flexibilité des solutions ASIC

« Démocratisation » des FPGA

-4-
Emmanuel Boutillon

-2-
 Coût CLP/ASIC
NRE
Coût à la pièce

le seuil augmente si le nombre de portes baisse

ASIC seuil mini = 1000 pièces
CLP

seuil

Nombre de pièces
-5-
Emmanuel Boutillon

Temps de conception

ASIC Placement
spec Code+synth Routage
fab

FPGA
P
spec Code+synth Time to market
R

µP

+ spec Code
logiciel temps

-6-
Emmanuel Boutillon

-3-
 Les performances
f

fréquence
de traitement
80
circuit personnalisé : traitement parallèle
70

60

F clock 50

40

30 processeur : traitement séquentiel

20
fclock
10
f=
nb op/cycle

1 2 3 4 8 12 16 20 24 28 32 36 40 44 48 52

Nb opérations/cycle

-7-
Emmanuel Boutillon

Démocratisation de la conception
T0 Temps Tfin log10(complexité)

Idée Produit 3
LP

SIC
nC

Spécifications 4
nA
tio

tio
Dé v

ida

ida

RTL 5
Val
elop

Val
pem

Porte 7
Affaire de
ent

Transistor Spécialistes avec 8

un équipement
Masque lourd 10
Fonderie
-8-
Emmanuel Boutillon

-4-
 Intérêts propres aux CLPs

● prototypage
➯ conception rapide de démonstrateurs
➯ autonomie (pas de fondeur)
● Reprogrammation
➯ maintenance in situ

-9-
Emmanuel Boutillon

Comment faire des CLP ?

Un circuit classique contient :

- des portes logiques ;
- des connections entre les portes logiques ;
- des éléments de mémorisation (registre et/ou mémoire) ;
- des entrées-sorties.
- une (ou des) horloges
- une structure hiérarchique

Le CLP doit donc avoir les mêmes fonctionnalités, avec la notion

de « programmabilité ».

-10-
Emmanuel Boutillon

-5-
 Fonction logique simple :
Réseau logique
Toute fonction logique booléenne peut s'exprimer sous forme canonique

exemple : S = A2A1A0 + A2A1A0 + A2A1A0 + A2A1A0

minterme ou terme produit

Matrice ET
Ai
produits des entrées

Matrice OU
Sj
somme des produits

= Réseau logique programmable

-11-
Emmanuel Boutillon

Mémoire
fonction logique 2 entrées : f(A1,A0 ) = f(0,0)A1A0 + f(0,1)A1A0 + f(1,0)A1A0 +f(1,1)A1A0

mémoire 4 mots de 1 bit : d= d0A1A0 + d1A1A0 + d2A1A0 + d3A1A0

A0
A1
adresse=entrées

F(A1,A0)=d= A1A0 + A1A0

d0=0 d2=1
d1=1 d3=0

liaison non programmable

liaison programmable

-12-
Emmanuel Boutillon

-6-
 Mémoire

mémoire 16 mots de 2 bits => 2 fonctions logiques de 4 entrées

A0
A1
matrice
A2
A3 ET
adresse=entrées
figée

matrice S0
OU S1
programmable
liaison non programmable
liaison programmable

-13-
Emmanuel Boutillon

LOOK UP TABLE (LUT)

Une mémoire contient la table de vérité d ’une fonction logique :

Ex : Fonction F(a,b,c) = a xor b xor c

000 0
001 1
010 0
F(a,b,c)
011 1 SRAM
100 0 Adresse
101 1 (a,b,c)
110 0
111 1
=> Mode de lecture différent du résultat

-14-
Emmanuel Boutillon

-7-
 PAL
Programmable Array Logic

A
B
matrice
C
D ET
programmable

S0
matrice
S1
OU S2
figée S3
liaison non programmable
liaison programmable somme de produits = Macrocellule
PLD : 4 fonctions de 12 mintermes (max) de 3 variables
Au déparet #70-85 : programmation « à la main » (fichier de fusibles)
-15-
Emmanuel Boutillon

cellule logique à MUX

l utilisée pour la technologie ANTIFUSIBLE

équivaut à une LUT cablée

e0 mux
e1
sortie
e2
e3
sortie = abe0 ou abe1 ou abe2 ou abe3
a b

intérêt : surface réduite

cellule grain fin
-16-
Emmanuel Boutillon

-8-
 comparatif des réseaux
programmables
type structure avantage inconvénient
ET •Mémoire conséquente si
MEMOIRE toutes les fonctions nombreuses entrées
OU => 22n possibles

ET • grand nombre d'entrées

PAL Nombre de mintermes limité
• économique
OU

Taille très faible Limité à peu d ’entrées

MUX

-17-
Emmanuel Boutillon

Programmation des
interconnections
Par connexion ou non de deux fils

F1 F1

F2 F2

Par l’utilisation de multiplexeur

F1’ Le nombre de connexions
F1 ! réalisables est limité à ce qui
existe...
F2
-18-
Emmanuel Boutillon

-9-
 Programmation des registres et E/S

D
Registre Q
clk
rst
Possibilité de programmer
Possibilité d ’utiliser le PAD en mode entrée ou
ou non le registre sortie.

-19-
Emmanuel Boutillon

Système d’entrée sortie complet

OE

DFF
OUT broche

DFF
IN

entrée simple
sortie simple
bidir
la broche peut être : entrée avec DFF (structure FPGA)
sortie avec DFF (structure FPGA)
inutilisée pour faciliter le routage (structure PAL)
avec logique JTAG

-20-
Emmanuel Boutillon

- 10-
 Gestion des horloges

Mise en place d ’un arbre de d ’horloge pour effectuer de

la logique synchrone.

Principe : système asservi en phase

CLK
PLL

CLK_OUT

Õ compensation le "skew" d’horloge

Õ multiplication de la fréquence si diviseur dans la boucle de réaction

-21-
Emmanuel Boutillon

Gestion de la complexité

Pour les CLP complexes, il est possible de définir des niveaux de

hiérarchie du matériel.

=> Au niveau des interconnections

=> Au niveau du regroupement de fonctions logiques

Il est aussi possible de diviser le circuit en fonctionnalités

différentes :

=> Zone de mémoire RAM

=> Zone de CLP
=> Zone spécialisée
-22-
Emmanuel Boutillon

- 11-
 Principes du CLP

programmation Entrées / Sorties

ou configuration
Plan de programmation :
interconnexion

Entrées / Sorties Entrées / Sorties

Plan actif : cellules logiques

Entrées/Sorties
technologies architectures du plan actif :
de programmation : - PAL hiérarchique (EPLD)
- EEPROM - gate-array (FPGA)
- SRAM - mixtes (CPLD ALTERAs)
- antifusible

-23-
Emmanuel Boutillon

PLAN

å Comment et pourquoi faire de la logique

programmable ?
 Les technologies de personnalisation
ê PAL, EPLD et FPGA
‚ Spécificité du développement des CLPs
ƒ Situation présente et évolution.

-24-
Emmanuel Boutillon

- 12-
 Les composants logiques programmables :

Les technologies de personnalisation

Le circuit est personnalisé par création/destruction de
connections sur la structure prédéfinie.

➯ Fusibles
➯ Anti-fusibles
➯ UV PROM (obsolète) EEPROM
➯ SRAM
➯ Métalisation
➯ Comparaison des différents techniques.

-25-
Emmanuel Boutillon

Les composants logiques programmables : Technologie de personnalisation :

Fusibles métalliques ou Si

Lignes métalliques : interconnexions

Intact «Programmé»
Problème de l’électro-migration

Même structure en ligne polysilicium

Ou Transistor «grillable» joue le rôle de fusible

-26-
Emmanuel Boutillon

- 13-
 Les composants logiques programmables : Technologie de personnalisation :
Antifusibles

-27-
Emmanuel Boutillon

Les composants logiques programmables : Technologie de personnalisation :

UV-EPROM / EEPROM

Non-volatile

SAMOS : -28-
Stacked MOS
Emmanuel Boutillon

- 14-
 Les composants logiques programmables : Technologie de personnalisation :
SRAM

Besoin d’une mémoire externe

d’initialisation :
Processeur associé ou
EEPROM série

-29-
Emmanuel Boutillon

Prédiffusés (Gate Array)

● Circuits génériques au «catalogue»
(ressources sans les interconnexions finales)

● Développement / production rapides

● Pas d ’utilisation optimale du Si
Les ressources peuvent être uniques
(par exemple des NAND) ou plus
diversifiées
Le routage se fait «dessus» : sea of gate
ou «à coté» : row-based
Les outils de CAO vont permettre
de dériver le dessin du ou des
masques de connexions en tenant
compte du schéma et du circuit choisi

Exemple de métalisation pour obtenir un registre.

-30-
Emmanuel Boutillon

- 15-
 Comparaison
Critères pour les interconnexions :
rapidité de propagation à travers l ’interrupteur (produit résistance - capacité parasite)
densité possible des interconnexions (surface de la cellule)
facilité d ’utilisation (ISP, support, PROM de configuration)
maintien de la configuration (volatile)
reprogrammablilité (OTP)

Type EPROM Antifusible SRAM

d’interconnexion

Rapidité - + -

Densité - + --

Facilité + - +

Reprogrammabilité + non ++

-31-
Emmanuel Boutillon

PLAN

å Comment et pourquoi faire de la logique

programmable ?
 Les technologies de personnalisation
ê PAL, EPLD et FPGA
‚ Spécificité du développement des CLPs
ƒ Situation présente et évolution.

-32-
Emmanuel Boutillon

- 16-
 Taxinomie des CLPs (PLD)

Circuits logiques programmable

(Programmable Logic Device)

PLD EPLD-CPLD FPGA

PAL GAL SRAM antifuse

UVPROM EECMOS isp

Les noms peuvent changer selon

! l‘auteur, le fondeur ...

-33-
Emmanuel Boutillon

Vocabulaire (1)

a. PAL, GAL ( Programmable Array Logic, Généric Array Logic).

b. EPLD-CPLD (Erasable PLD ou Complex PLD)

Les EPLD sont programmables électriquement et effaçables aux UV ;
Les EEPLD sont effaçables électriquement
Principe similaire aux PAL mais avec interconnexions réalisées en techno UVPROM
On trouve également les pLSI et ispLSI (in situ programmable)

c. FPGA (Field Programmable Gate Array)

C ’est un ensemble de blocs logiques élémentaires que l ’utilisateur peut
interconnecter pour réaliser les fonctions logiques de son choix
La densité des portes est importante et sans cesse en évolution
FPGA à SRAM ou LCA Logic Cell Array (1985 par Xilinx)
FPGA à antifusibles (1990 Actel) non effaçables

-34-
Emmanuel Boutillon

- 17-
 Vocabulaire (2)
ASIC Application Specific Integrated Circuit - Circuit intégré conçu à la demande
CPLD Complex Programmable Logic Device - Réseau logique programmable complexe
DRAM Dynamic Random Access Memory - Mémoire dynamique à accès aléatoire
DSP Digital Signal Processor - Processeur orienté vers le traitement du signal
EDIF Electronic Design Interchange Format
EEPLD Electrically Erasable Programmable Logic Device - PLD effaçable électriquement
FPGA Field Programmable Gate Array - Réseau de portes programmables
GAL Generic Array Logic - PAL générique
ISP In-System (In Situ) Programmable - Composant programmable sur carte
JEDEC Joint Electronic Device Engineering Council - Organisme de normalisation
JTAG Joint Test Action Group - Bus de test des composants
LCA Logic Cell Array (Xilinx) - Réseau de cellules logiques
LUT Look-Up Table
MAX Multiple Array Matrix - Megapals d'Altera
NOVRAM ou NVRAM Non Volatile Random Access Memory - RAM non volatile
OTP One Time Programmable - Programmable une seule fois
PAL Programmable Array Logic - Réseau logique programmable
PGA Programmable Gate Array - Réseau de portes programmable
PLA Programmable Logic Array - Réseau logique programmable
PLD Programmable Logic Device - Dispositif logique programmable, EPLD : Erasable PLD : PLD Effacable
ROM Read Only Memory, Mémoire à lecture seule, PROM : Programmable ROM,. EPROM: Erasable : Effacable,
EEPROM : Electricaly EPROM : Mémoire à lecture seule, électriquement effaçable.
RAM Random Access Memory - Mémoire à accès aléatoire
SDF Standard Delay File
SOG Sea-of-Gates - Mer de portes : réseau actif logique prédiffusé
SRAM Static Random Access Memory - Mémoire statique à accès aléatoire
TTL Transistor Transistor Logic - Logique transistor-transistor
VHDL VHSIC Hardware Description Language -35-- Langage de description matérielle VHSIC
Emmanuel Boutillon

Nomenclature des PALs

● Convention de dénomination PAL II AB 00 (CE) C ZZ DEF
➯ PAL (nbr d ’entrées) (structure de sortie) (nbr sorties) (CMOS Eraseble) (conso.) (vitesse)
(boitier)

● Types de sorties
Type Structure de sortie
H combinatoire à logique positive
L combinatoire à logique négative
P combinatoire à polarité programmable
C combinatoire à logique complémentaire
R logique à registre
RA logique asynchrone à registre
RP logique à registre programmable
V logique à macrocellules (versatiles)

-36-
Emmanuel Boutillon

- 18-
 Principe
Architecture des PALdes PALs
générale

Possibilité de rebouclage
Vedette : PAL22V10CE
Programmable array logic
22 I/O - 10 Versatile Outputs
CMOS ERASABLE
-37-
Emmanuel Boutillon

PAL22V10CE : sortie Versatile

Choix de la polarité de la logique

Programmation entrée sortie
Rebouclage programmable.
-38-
Emmanuel Boutillon

- 19-
 PAL22V10

-39-
Emmanuel Boutillon

Architecture PAL hiérarchique (EPLD)

• Ensemble de blocs logiques LAB (Logic Array Block) composés de macrocellules

• Une matrice d'interconnexion PIA (Programmable Interconnect Array)
• Chaque E/S est liée à une macrocellule
PIA
E/S
macrocellule E/S
LAB macrocellule
matrice d’interconnexion

E/S E/S
macrocellule
...

E/S E/S
LAB LAB
E/S E/S
...

...

E/S E/S
LAB LAB
E/S E/S
E/S

E/S

-40-
Emmanuel Boutillon

- 20-
 Routage d’un EPLD

E/S LAB LAB LAB LAB

➯ routage systématisé
➯ modèle électrique et délais prédictibles
➯ placement non critique (temps de compilation faible

-41-
Emmanuel Boutillon

Exemple : EP610/1810 (1)

-42-
Emmanuel Boutillon

- 21-
Exemple (ALTERA) : P610/1810 (2)

-43-
Emmanuel Boutillon

MAX9000 (1)

-44-
Emmanuel Boutillon

- 22-
PLD / CPLD / FPGA : L’offre ALTERA :
MAX9000 (2)

-45-
Emmanuel Boutillon

MAX9000 (3)

-46-
Emmanuel Boutillon

- 23-
 Architecture gate-array (FPGA)

• Ensemble de cellules logiques

disposées en matrice et séparées par
E/S

E/S

E/S

E/S

E/S

E/S

E/S

E/S

E/S
des canaux de routage organisés en
E/S
E/S Rangées/Colonnes. A chaque
E/S
E/S
intersection se trouve un
E/S
E/S
commutateur.
E/S
E/S
• Le temps de propagation dépend
E/S du routage choisi pour réaliser
E/S
E/S
l'interconnexion.
E/S
E/S
E/S
E/S canaux de routage
E/S
E/S
E/S
E/S

E/S

E/S

E/S

E/S

E/S

E/S

E/S

E/S

cellule logique

-47-
Emmanuel Boutillon

routage dans un FPGA

commutateur
rangée pour connexions globales
= lignes longues
cellule cellule
logique logique

rangée pour connexions locales

=segments

colonne pour
exemple : XC4000 XILINX connexions locales

-48-
Emmanuel Boutillon

- 24-
 routage dans un FPGA

A A

B B

grande adaptabilité du routage

-49-
Emmanuel Boutillon

routage dans un FPGA : FLEX

ALTERA

routage local AA A A
dans le bloc
B

cellules dans le même bloc cellules dans blocs différents :

1 ligne rangée et colonne occupée

1 commutation max => temps de propagation + déterministe

besoin de + de lignes
-50-
Emmanuel Boutillon

- 25-
FLEX10K(1)

-51-
Emmanuel Boutillon

FLEX10K(2)

-52-
Emmanuel Boutillon

- 26-
FLEX10K(3)

-53-
Emmanuel Boutillon

FLEX10K(4)

-54-
Emmanuel Boutillon

- 27-
 FLEX10K(5)

Mode normal

Mode arithmétique
-55-
Emmanuel Boutillon

FLEX10K(6)

-56-
Emmanuel Boutillon

- 28-
 Intérêts des deux architectures
type type
EPLD FPGA

performances

rapidité granularité fine

de compilation flexibilité

prédictibilité des
grand nombre
temps de propagation
de registres

-57-
Emmanuel Boutillon

Applications EPLD/FPGA
EPLD FPGA
• machine à états complexe • traitement en pipeline
1
2
5
3
4 • arithmétique
• machine à états • machine à état codée "hot line"
performante • applications à haut niveau
• intégration de circuits d'intégration
logiques et PALs • nombre registres et E/S
• temps de calcul pin à pin
prédictible.
-58-
Emmanuel Boutillon

- 29-
APEX20K(1)

-59-
Emmanuel Boutillon

APEX20K(2)

-60-
Emmanuel Boutillon

- 30-
 XILINX : Famille VIRTEX
4th Generation DLL Technology for
Logic/Memory/Routing Fabric High-Performance Clock & I/O

CL '// IOB IOB '// CL

Select I/O Technology
B B
I I
R R
O &/% &/% O Ultra-High Performance
A A Synchronous Dual-Port SRAM
B B
M M

B B
I I
R R
O &/% &/% O
A A
B B
M M

CL '// IOB IOB '// CL

SelectMAP
Thermal Management Advanced Configuration Technology

-61-
Emmanuel Boutillon

PLAN

å Comment et pourquoi faire de la logique

programmable ?
 Les technologies de personnalisation
ê PAL, EPLD et FPGA
‚ Comment choisir un FPGA
ƒ Situation présente et évolution.

-62-
Emmanuel Boutillon

- 31-
 Comment choisir un FPGA ?

Caractéristiques techniques du FPGA

- Performances (complexité, vitesse, conso.)
- Nombre E/S et interface
- Tension d’alimentation
- Boitié
Qualité des softs associés au FPGA (CAO et IP)
Technique de programmation (Field/InSitu)
Technique de debug et de test
Critères économiques
- prix, disponibilité
- pérennité et flexibilité de la famille.

-63-
Emmanuel Boutillon

CAO pour conception de CLP

Très similaires à celle des circuits VLSI :
∆: Synthèse et P/R spécifique :
• nombre de cellules figé par circuit
spécifications • 1 cellule = entre 1 et 20 portes 2 entrées

Autonomie :
réalisation= téléchargement de la liste
VERIFICATION d’équipotentielles dans le circuit

PLACEMENT PROGRAMMATION
SAISIE SYNTHESE CONFIGURATION
ROUTAGE

Technologie
CLP

PC et/ou station de travail

-64-
Emmanuel Boutillon

- 32-
 placement routage
Chaque vendeur de CLP fournit son outil de P/R dédié
"Netlist " après synthèse

vers
programmeur
partitionnement
circuits multiples floorplanning placement routage

control
adder

CLP glue FIFO

timing

+ CLP

Bloc cellule équipotentielle

-65-
Emmanuel Boutillon

Importance de la qualité des softs

Les FPGAs deviennent très complexes et très flexibles.
=> L’optimisation du P/R devient très complexe
=> Logiciels performants

Hors les logiciels de CAO pour les CLPs manquent de maturités :

=> très lents (24 h pour un placement routage)
=> peu stables (machine à rebouter)
=> peu efficaces et non déterministes :
a) temps de propagation trop long
b) en échec (pas de solution trouvée).
=>il faut alors guider « à la main » le placement

-66-
Emmanuel Boutillon

- 33-
 Synthèse sur FPGA
Pour optimiser la synthèse, il faut la guider :

=> Directive global de compilation :

Effort d ’optimisation, critères de synthèse (Vitesse vs Surface, Fan out)

=> Directive locale de compilation dans le texte

-- « mot clef » « directive compilation »

=> Directive hiérarchique de compilation

tel bloc, telle méthode (insertion libre de registres, méthode A).

=> Utilisation d ’opérateurs « optimisés par le fondeur »

appels de macro-blocs additionneurs, multiplieurs,... paramétrables

PROBLEME : Le code VHDL devient spécifique au FPGA

-67-
Emmanuel Boutillon

Placement sur FPGA

Problème NP-complet qui conditionne :
- la possibilité de trouver une solution de routage
- le chemin critique

Solution :
- Indiquer « à la main » le placement des blocs dans le
floor plan.
- Placement routage incrémental

Assignation manuelle ou automatique des PAD E/S sur les

entrées/sorties du composant VHDL.

-68-
Emmanuel Boutillon

- 34-
 Intellectual Property (IP)

La qualité d ’une CLPs dépend aussi des IPs disponibles

pour accélérer la conception (de même que la qualité d’un système
d ’exploitation dépend des logiciels existant).

● Les structures matérielles deviennent du consommable

● Achat ou location d ’un design paramétrable
● Licence ou royalties
● Développement et échange d’IP grâce aux langages
standards

-69-
Emmanuel Boutillon

IP MegaStore: Search Engine

www.altera.com/IPmegastore

-70-
Emmanuel Boutillon

- 35-
 The Portfolio (XILINX, ALTERA)
Communications Bus Interface Digital Signal Processing Processor, Peripheral
ADPCM (u-law, a-law) CAN Bus Adaptive Filter 2910
ATM Controller IIC Slave Binary Pattern Correlator 49410
Cell Delineation IIC Master Biorthogonal Wavelet Filter 6402 UART
CRC IEEE 1394 Complex Multiplier Mixer 6850 UART
Ethernet MAC PCI Target CSC 16450/550 UARTs
(10/100/Gigabit)
PCI Master/Target Decimating Filter 8251 UART
HDLC Protocol Core
PCI-X Master/Target Digital Modulator 8237 DMA Controller
IMA Controller
PowerPC Bus Arbiter Discrete Cosine Transform 8255 Peripheral Interface
Intermediate Data Rate
Framer/DeFramer PowerPC Bus Master Early/Late Gate Symbol 8259 Interrupt Controller
Multi-Channel ATM TC PowerPC Bus Slave FFT 8254 Timer/Counter
Packet Over SONET USB Function Controller FIR Compiler 8051
Controller USB Host Controller FIR Filter Library 8052
Rank Order Filter Floating Point Adder/Divider 6502
Speedbridge IIR Compiler Z80
Telephony Tone Generator Image Processing Library Excalibur NIOS Processor
Utopia Level II/III Master Integer Divider LX-4080R
and Slave
NCO Xtensa 32-bit Processor
Reed Solomon Compiler SDRAM Controller
Square Root Operator
Symbol Interleaver/Deinterleaver
-71-
Viterbi Decoder Emmanuel Boutillon

Programmation
Technologie EEPROM
connecteur de
configuration
broches JTAG

EPLD

programmateur

programmation sur site via des broches dédiées : ISP (In system Programmation)

-72-
Emmanuel Boutillon

- 36-
 Configuration
Technologie SRAM

mémoire de configuration
microcontrôleur
broches de configuration
dédiées
FPGA
CLP ou port JTAG

configuration autonome sur site : ICR (In Circuit Reconfiguration)

-73-
Emmanuel Boutillon

Debug : Analyseur embarqué

Certains constructeurs proposent des IPs « analyseur

logique »
([WHUQDO
%RDUGOHYHO

$FWLYLW\

,QWHUQDO
&KLSOHYHO
$FWLYLW\

Cela permet de sortir du FPGA des signaux internes pour

le debug du système.
+ Simulation en temps réel (très important).
- Synthèse et placement à chaque modification
de l ’environnement de test.
-74-
Emmanuel Boutillon

- 37-
 JTAG pour le test : boundary scan test

TDI TD0 TDI TD0

puce puce

circuit Jtag 1 ligne à tester circuit Jtag 2

Le boudary scan test impose :

• broches dédiées : TDI,TDO,TMS,TCLK,nTRST
• controleur JTAG Test Access Port avec registre d'instruction
• registre à décalage sur les broches (Boundary scan register)

-75-
Emmanuel Boutillon

Critère économique

Coût du composant : évidemment...

Coût du développement : dépend de la culture de l’entreprise

=> Savoir faire
=> Réutilisation de code déjà existant
=> Existence ou non des logiciels de CAO
(conditionne aussi le temps de développement)

Coût de maintenance :
=> extension de la famille FPGA : nouvelle génération de
produit

-76-
Emmanuel Boutillon

- 38-
 PLAN

å Comment et pourquoi faire de la logique

programmable ?
 Les technologies de personnalisation
ê PAL, EPLD et FPGA
‚ Comment choisir un FPGA
ƒ Situation présente et évolution.

-77-
Emmanuel Boutillon

Intérêts des CLPs pour le traitement

du signal
● opérateurs
➯ +,- : chaîne de retenue, cellule utilisée en "full adder"
➯ *: chaîne de retenue pour arbre d’addition + LUT
ou RAM pour logique câblée
➯ non linéaires : LUT, mémoire

● mémoire temporaires
➯ nombreux registres pour pipeline et retards
➯ blocs mémoires
● Gestion de l’horloge
➯ PLL pour diminuer le "skew" et augmenter la fréquence

-78-
Emmanuel Boutillon

- 39-
 complémentarité CLP
processeur
données au débit élevé info au débit moins élevé

canal 1 interface
coprocesseur processeur
asynchrone
canal 2 "front end" : "back end"
décodage canal gestion système
canal 2 filtrage contrôle

performances centralisation du calcul et de la mémoire

calcul et mémoire distribués fonctions multiples et algorithme complexe

CLP processeur DSP, RISC,...

-79-
Emmanuel Boutillon

Evolution (Roadmap)

Circuit Année N (T ou gates)

4004 1971 2250 T

Pentium I 1993 3100000 T
Pentium IV 2000 42000000 T
ALTERA 2000 1à 4.106 Portes

-80-
Emmanuel Boutillon

- 40-
 L’offre ALTERA (début 2001)

Excali
NIOS, A bur
R
Embedd M, MIPS
Peripher ed Processor
als, Mo
re Mem
ory
APE
High D
en ALTER
X
High Pe sity, CAM,
rforma
nce IOs
A
DeviceFLEX, ACEX
Den sity
Memor
y

MAX
Logic

-81-
Emmanuel Boutillon

PLD / CPLD / FPGA : L’offre ALTERA :

EXCALIBUR

Processeur embarqué dans une FPGA

- Primitive VHDL synthétisé : NIOS
- Processeur matériel ARM ou MIPS + FPGA

200
ARM MIPS
Core Core
100
Performance
(MIPs)
50
TM

Core
20

0 Soft Core
-82- Hard Cores
Emmanuel Boutillon

- 41-
 NIOS Embedded Processor
● Configurable Soft Core
SRAM

PBM

IRQ
● Optimized for ALTERA’s PLD
CPU
Architecture
FLASH
● 16 or 32 bits Data Path
● 16 bits instruction set
Timer
● RISC base, 4-stage pipeline
● 50 MIPS performance Serial
UART
Port
● 1100 LE for 16-bit mode
● 1700 LE for 32-bit mode
➯ 12% of EP20K200E
Your Design
Here

APEX EP20K200E

-83-
Emmanuel Boutillon

Nios RISC Processor Block

Diagram
● Standard RISC
Components
● Fully-
Synchronous
Interface

-84-
Emmanuel Boutillon

- 42-
Nios Compile-Time Parameters

● Data Path (32 or 16)

● Address Bus Width (10 to 33-bits)
● Register File Size (128, 256 or 512)
● Reset Address
● Exception Vector Table Address
● Barrel-Shifter Speed (1, 3, 7, 15 or 31
Bits/Clock)
● Hardware-Assisted Multiply (MSTEP)
-85-
Emmanuel Boutillon

Nios Peripheral List & PBM

Processor Core Peripheral Bus Module

Peripherals

Address Port UART

Decode Interface
Nios Core
Timer

Interrupt
Control PIO

Int.& Ext.
Wait State Memory
Generation

Data In User-defined
Multiplexer Peripheral

User-defined
Peripheral
Bus Sizing
(Optional)

-86-
Emmanuel Boutillon

- 43-
 Nios Flexibility & Scalability
High-Performance
Embedded Processor Custom
DSP
Multi-Processor
FFT Micro-Coded System
75K Gates
Available

ESB

ESB
ESB

ESB
APEX EP20K100E 150K Gates
Available

ESB

ESB
ESB

ESB
ESB

ESB
ESB

ESB
APEX EP20K200E

● Before Nios
➯ 68XXX = 8 MIPS
➯ ARM 7 = 53 MIPS 500K Gates
➯ Pentium III = 500 MIPS
Available

● After Nios
➯ 1 Nios = 44 MIPS
➯ 40 Nios = 1760 MIPS
-87-
APEX EP20K1000E
Emmanuel Boutillon

ARM/MIPS : Logical Structure

Dual-Port
DPRAM RAM
Interface

SRAM
(Single Port)
PLD
SDRAM SDRAM
Interface Controller
Bridge

Flash Master Port

EBI
Interface
Slave Port
ARM- or MIPS-
PLLs

Based
Processor
-88-
Emmanuel Boutillon

- 44-
 Embedded Processor PLD

External
PLL UART Trace
Memory SRAM SRAM SRAM
Interfaces Module
Embedded
JTAG Timer
Processor
Interrupt
Stripe Watchdog ARM922T DPRAM DPRAM DPRAM
Controller
Timer

EPXA1
PLD

EPXA4

EPXA10
-89-
Emmanuel Boutillon

ARM/MIPS : Ressources

-90-
Emmanuel Boutillon

- 45-
ARM/MIPS : Design WorkFLow

Notion de
Co-Design

-91-
Emmanuel Boutillon

Les acteurs du marché des PLD/FPGA

(en Million$) Ventes 1999 Ventes 2000

• ALTERA 837 1377
• XILINX 899 1558

• LATTICE 410 568

• ACTEL 172 226
• LUCENT
• ATMEL
• CYPRESS
• ...
Permet aux PME d’accéder aux circuits
intégrés complexes
-92-
Emmanuel Boutillon

- 46-
 Les acteurs du marché des ASIC

Prédiffusés Précaractérisés
(Million$) 1999 (Million$) 1999

• FUJITSU 494 • IBM micro-e 2200

• NEC 370 • AGERE (LUCENT) 1900
• TOSHIBA 350 • LSI Logic 1450
• HITACHI 300 • NEC 1050
• LSI Logic 200 • FUJITSU 820

-93-
Emmanuel Boutillon

Evolution des marchés

Répartition 99 (en $) des circuits CMOS
et prévisions
99 99 00 01 02 03
• PLD 10 % 0,5 0,6 0,7 0,9 1
• Prédiffusés 12 % 0,4 0,3 0,3 0,3 0,2
• Précaractérisés 44 % 2,1 2,7 3,4 4,2 4,9
• Full Custom 4% 0,03 0,02 0,01 0,01 0
• Glue 9%
• Autres 21 %

Pour un marché de 25,8 Md$ en 99

Forte croissance des PLD/FPGA et Précaractérisés
Baisse (et mort) des prédiffusés et des full custom
-94-
Emmanuel Boutillon

- 47-
 Le futur (1)

FPGA avec Processeur … ou Processeur avec zone de FPGA ?

FPGA reconfigurable dynamiquement :

- de façon déterministe (filtre A puis B sur image).
- de façon dynamique en fonction des données…

=> Problèmes de recherche qui débutent.

- software radio : la configuration est télé-chargée ,
- partitionnement logiciel-matériel
- prouver que cela marche...
-95-
Emmanuel Boutillon

Le futur (2)

Circuit programmable Analogiques et Mixtes : En cours

(www.anadigm.com)

-96-
Emmanuel Boutillon

- 48-