DIGITAL SYSTEM DESIGN

CH1: Architectures
Matérielles et systèmes
communicants

Lecon1 : Outils de conception des

systèmes embarqués

1
Plan
1. Introduction aux systèmes embarqués (SE)
2. Flots de conception
3. Outils pour la simulation, la modélisation et
l’évaluation des performances
4. Langage VHDL
5. Langage SystemC

2
 Introduction aux systèmes embarqués et àla
conception conjointe logiciel-matériel

 Motivation: Pourquoi les systèmes embarqués?

 Conception d'un système embarqué:
 Importance de la prise en charge de l’application
 Conception conjointe logiciel/matériel (Co-design)
 Phases de conception
 Conclusion

3
Définitions (wikipedia):

 Un système embarqué peut être défini comme un

système électronique et informatique autonome, qui est
dédié à une tâche bien précise. Ses ressources
disponibles sont généralement limitées. Cette limitation
est généralement d'ordre spatial (taille limitée) et
énergétique (consommation restreinte).

 SoC « System-on-Chip »: Système sur Silicium ou

système monopuce ou système sur puce ou système
embarqué sur silicium (System on a Chip, Embedded
system) = HW + SW

4
 Exemples
 Différents secteurs industriels
 Télécoms
 Aéronautique
 Automobile
 Construction électrique
 Transport ferroviaire
 Cartes à puce ( et RFID)
 Explosion des besoins : doublement du nombre
d'objets intelligents et de la complexité embarquée
tous les 2/3 ans
 Chaque industrie est confrontée à des contraintes
spécifiques

5
Systèmes avioniques

6
Systèmes de détections

7
Multimedia

8
Motivations
 Réduire le temps de prototypage --> time-to-market

 Réduire le coût de production

 Faible consommation de puissance

 Taille réduite du système

 Fiabilité

9
 Les défis Complexité algorithmique MIPS
 Loi de Shannon 4000

3500

3000
3G
Complexité (log)

2.5G
GAP 2500

Performances 2000
2G des
Processeurs 1500
1G  Loi de Moore
1000
Capacité des Batteries
500

0
1982 1990 1998 2006 GSM GPRS EDGE UMTS

9.6 kbps 115/384 kbps 2 Mbps

Voix, Texte WAP, GPS Multimédia

Traitement de signal
intensif

10
 ARM PrimeXsys
Wireless platform: Standard SoC Kernel based on ARM926EJ-S

Source: ©ARM

11
 Triscend A7 CSoC
● ARM7TDMI + FPGA

Source: ©Triscend
12
 ASIP: reconfigurable µprocessor

Tensilica
Xtensa

Source: ©Tensilica
13
Les compromis

Structured RTL FPGA FPGA & ASIP DSP GPP

Custom Flow GPP

Low High
High
High Time to Develop/Iterate
Develop/Iterate
Programmability
MOPS/mW ApplicationHigh Lower
New Application Low
Lower
Cost to New

14
 Plateformes cibles
Communication Templates Computation Templates Scheduling/Arbitration
TDMA
EDF
Cipher FPGA proportional
DSP WFQ share FCFS
DSP
RISC
SDRAM dynamic static
fixed priority
mE LookUp

Which architecture is better suited

Architecture # 1 Architecture # 2
for our application?

LookUp RISC
EDF
mE mE mE
TDMA
static
Priority
mE mE mE
WFQ
Cipher DSP

15
Le flot de conception en Y: Co-design

Application Architecture

Association

Co-simulation Quel niveau?

Paramètres: temps,
Analyse énergie…

16
Niveaux d’implementation

SYSTEM

MODULE
+

GATE
Précision
Accélération

CIRCUIT
Vin Vout

DEVICE
G
S D
n+ n+

17
 Niveaux de simulation
Abstraction Level Objectives
Algorithmic Application bihavior
TLM Communicants Syst description.= comm process,
Process Data exchange between functions.
Transaction
(CP)
Level Programmer View Defined architecture. Functional
Modeling verification. Communication with
(PV) channels
Accuracy

Cycle Cycle Accurate* mArchi, pipeline, …

Speed up

Accurate
Précis au bit (CABA)* Communication protocol.

and/or
Bit accurate
RTL : Register Implementation details:
Transfer Level functional units, logic gates 18
La technologie des transistors
 CMOS (complementary Metal oxyde silicon)
 High integration density
 Low power
 Bipolar
 High frequency than CMOS
 High output current
 More power consumption
 BiCMOS: Combining CMOS and Bipolar technologies
 SOI (Silicon On Insulator)
 High integration density
 Very fast circuits
 Very low power
 Very expensive

19
Le transistor
V dd Tm
S D
PMOS E   P(t ) dt
0

Ve

V s
P = Pstatic + Pdynamic

G
NMOS

Vdd Vdd
1
1
Ve Ve
0 Icharge
0
Idéc harge 1
Pdynamic = Cch.Vdd2.F
1 Vs
Vs 0 0
1 1
Ve Cch Pstatic = Isub. Vdd
Ve Cc h 0
0
(c)

20
Le dessin de masque

powhi

dout
din

powlo

© Mosis (http://www.
mosis.org/Technical/
Designsupport/
polyflowC.html);
Tool: Cadence
21
 Le Niveau transistor

 using analog simulator

 SPICE (University of Berkeley ), ELDO (Mentor)
 Input: Models (transistor, gates, macro)
Textual netlist (schematic, extracted layout, behavioral)
 Output: Circuit response (waveforms, patterns)
 Time domain
 Frequency domain
 Power analysis

22
Le Niveau transistor

23
Niveau portes logiques

 Models contain gates as the basic components.

 Provide accurate information about signal transition
probabilities and can therefore also be used for power
estimations.
 Delay calculations can be more precise than for the RTL.
Typically no information about the length of wires (still
estimates).
 Term sometimes also employed to denote Boolean
functions (No physical gates; only considering the
behavior of the gates).
Such models should be called “Boolean function
models”.
 Tools: PowerGate (Synopsys), Diesel (Philips)

24
Niveau portes logiques

source:
http://geda.
seul.org/
screenshots/
screenshot-
schem2.png

25
Niveau RTL

 At this level, we model all the components at the

register-transfer level, including
 arithmetic/logic units (ALUs),
 registers,
 memories,
 muxes and decoders.
 Models at this level are always cycle-true.
 Automatic synthesis from such models is not a major
challenge.
 Tools: PETROL (Philips)

26
 PCWrite
P B
C

1
0
MemWrite
i2 a2 a1
Memor MemRead
y
Niveau RTL

*
Instruction register IR IRWrite

25:0
20:16
25:21
31:26

15:0
15:11
RegDes

1
1
0
t

0
Controller

sign_ i3 a3 a2 RegWrit
extend a1 Speich e
Re
ger
ALUSel
4

B
ALUSel
3
2
1
0
1
0

AL ALUOp
U
TargetWrit
T

e
31: 28

PCSourc
27
1
2
0

e
§ * "00“
RTL implementation

 Hardware description language

 VHDL
 Verilog

 Target platforms
 ALTERA : Apex, Stratix…
StratixII EP2S60
 Quartus II
• 48.352 LC
 Model sim
• 493 Pins
 XILINX : Spartron, Virtex…
• 288 DSP block
• 2.5 Mb Memory
28
Exemple de simulation RTL

29
Le prototypage traditionnel

30
Le prototypage traditionnel

31
FPGA: Field Programmable Gate
Array
Avantages :
=> technologie « facile » à maîtriser
=> temps de développement réduit
=> reprogrammable pour certains ( idéal pour le prototypage )
=> coût peu élevé

Inconvénients :
=> performances non optimisées
=> architecture interne entièrement figée
=> système numérique seul ( avec quelques exceptions )

32
 Technologie des FPGA

Plusieurs types :

=> programmés par RAM ( XILINX et ALTERA )

=> programmés par EEPROM ou FLASH ( LATTICE et ACTEL)

=> programmés par antifusible ( ACTEL )

Les premiers se prêtent particulièrement bien au prototypage des

Systèmes sur puce programmable (SOPC)

33
Les FPGA de type SRAM
Caractéristiques d’un circuit récent :

34
Architecture interne d’un FPGA

35
Stratix d’ALTERA
Cellule logique de base

Stratix d’ALTERA 36
Cellule logique de base

Virtex de XILINX

37
Les FPGA pour les SOPC
•Grand nombre de cellules logiques
•Quantité de mémoire configurable importante
•Entrées sorties compatibles avec de multiples normes
•Blocs spécialisés ( multiplieurs, PLLs )
•Reprogrammable

Pour réussir à implanter un système dans un FPGA de

manière efficace, il est indispensable de bien connaître
sa structure interne et ses limites du point de vue des
Performances.

38
Différence entre le langauge C et VHDL

VHDL C/C++/pascal

Equation compilation

Synthése assembleur

1. mov al,a
2. Mov bl,b
3. Xor al,bl
4. Not al

39
Flot de conception

40