Conception des circuits logiques et

synthèse VHDL

2ème Année LCE -IOT

Informatique
Maitre assistant Mohamed aymen
ZERMANI
Faculté des Sciences de Tunis
Année universitaire 2020-2021 1
PRISE EN MAIN DE LA CARTE FPGA ET DE L’ENVIRONNEMENT DE
DEVELOPEMENT ALTERA QUARTUS

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PRISE EN MAIN DE LA CARTE FPGA ET DE L’ENVIRONNEMENT DE
DEVELOPEMENT ALTERA QUARTUS

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PRISE EN MAIN DE LA CARTE FPGA ET DE L’ENVIRONNEMENT DE
DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

EP2C20F484C7

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DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

Zone d’écriture de code VHDL

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DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

Compilation

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Tutoriel du Altera

Récupérer le code vhdl

Compilation

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DEVELOPEMENT ALTERA QUARTUS

CORRIGER

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DEVELOPEMENT ALTERA QUARTUS

Compilation

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DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

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DEVELOPEMENT ALTERA QUARTUS

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 PRISE EN MAIN DE LA CARTE FPGA ET DE L’ENVIRONNEMENT DE
DEVELOPEMENT ALTERA QUARTUS
Partie II. Applications
Maintenant que vous maîtrisez l’environnement de développement

1) On désire afficher « LCE2 » sur l’afficheur 7 segments

2) On désire réalisé un décodeur 7segments
3) On désire afficher l’addition de deux nombres binaires de 4 bits

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 TP1

objectif:
Dans ce TP, nous allons faire un compteur qui compte de 0 a 9 et qui envoie la valeur
de son compte à un afficheur à 7 segments. La valeur du compteur augmente à
chaque seconde et recommence à 0 après que la valeur atteigne 9

Pour une description plus précise de la carte de développement, on se réfèrera aux

annexes

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 TP1

Simulation:
Cette étape va nous permettre de valider le fonctionnement de notre description,
d’un point de vue logique uniquement (sans prendre en compte les retards que va
introduire le circuit cible). Avant de simuler, il est nécessaire de préciser les sorties que
l’on souhaite observer, ainsi que les entrées que l’on applique

Créer et décrire le fichier de simulation

C’est un fichier graphique où sont décrits, sous forme de chronogrammes, les
signaux d’entrée, ainsi que les signaux de sortie que l’on souhaite visualiser

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 TP1

Simulation:
Cette étape va nous permettre de valider le fonctionnement de notre description,
d’un point de vue logique uniquement (sans prendre en compte les retards que va
introduire le circuit cible). Avant de simuler, il est nécessaire de préciser les sorties que
l’on souhaite observer, ainsi que les entrées que l’on applique

Créer et décrire le fichier de simulation

C’est un fichier graphique où sont décrits, sous forme de chronogrammes, les
signaux d’entrée, ainsi que les signaux de sortie que l’on souhaite visualiser

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 TP1

Simulation:
Préciser ensuite la durée de simulation (1 µs par exemple), ainsi que le pas de la grille
(10 ns par exemple).

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 TP1

Simulation:
On insère ensuite les différentes entrées sorties par un clic droit dans la colonne «
Name » et « IInsert » :

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 TP1

Simulation:
Dans la fenêtre qui s’ouvre, cliquer sur « Node Finder… », puis valider « Pin all » dans
le filtre, et cliquer sur « List » : Sélectionner ensuite les signaux H et S (le bus SEG reste
toujours à 1) et les faire passer dans la fenêtre de droite. :

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 TP1

Simulation:
On impose ensuite l’allure des entrées (ici l’horloge H) en cliquant sur le nom du
signal, puis en choisi (« Overwrite Clock »).

On sauve ensuite le fichier avec un nom évocateur (TEST_CLIGNOTANT

par exemple) avec une extension « .vwf » pour «Vector Waveform File ».

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 TP1

Simulation:
Lancer une simulation fonctionnelle

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 TP1

Simulation:
Lancer une simulation fonctionnelle

La sortie S reste à 0, elle ne basculera qu’après 25000000 impulsions, ce qui

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imposerait un temps de simulation trop long pour voir ce basculement
 TP1

Simulation:
Lancer une simulation fonctionnelle
Pour visualiser le basculement de la sortie S , on modifie le code vhdl de diviseur de
fréquence de sorte qu’on aura un basculement de signal S chaque 10 / 2 impulsions
puis refaire la simulation

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 TP1

Partie II. chronomètre

Dans la première partie, notre description était comportementale.
Réaliser maintenant le même projet avec la description structurelle

Dans un premier temps, l’affichage de notre chronomètre se fera sur un seul

afficheur, puis nous ferons évoluer notre projet vers un affichage sur deux chiffres

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TP1

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