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Eric Cariou
Universit de Pau et des Pays de l'Adour
Dpartement Informatique
Eric.Cariou@univ-pau.fr
1
Circuit logique
De circuits logiques
Circuits Logiques
(1) Circuits Combinatoires
Circuit combinatoire
Sj= f(Ei)
Portes logiques
Un symbole graphique
5
Porte NON
1 entre, 1 sortie
_
a|a
+
0|1
1|0
Porte ET
Porte ET (AND)
2 entres, 1 sortie
ab|a.b
+
00|0
01|0
10|0
11|1
7
Porte OU
Porte OU (OR)
2 entres, 1 sortie
ab|a+b
+
00|0
01|1
10|1
11|1
8
Porte OU exclusif
2 entres, 1 sortie
ab|ab
+
00|0
01|1
10|1
11|0
Porte NON ET
2 entres, 1 sortie
ab|
a.b
+
00|1
01|1
10|1
11|0
10
Porte NON OU
2 entres, 1 sortie
ab|
a+b
+
00|1
01|0
10|0
11|0
11
Autres portes
Exemples
Principe
13
Principe
On peut ensuite
3 entres, 1 sortie
15
fa , b, c=ab.b.c
Aprs simplification
fa , b,c=abc
fa , b , c=acb
16
18
Soit la fonction
fa , b ,c=abca bca bca b c
19
Additionneur demi-bit
R : la retenue
|x|y|S|R|
+++++
|0|0|0|0|
|0|1|1|0|
|1|0|1|0|
|1|1|0|1|
Additionneur demi-bit
Fonctions logiques de S et R
S=x yx y=x y
R=xy
21
Additionneur n bits
Additionneur demi-bit
Additionneur n bits
22
Additionneur n bits
Additionneur n bits
1001
En rutilisant le demi-additionneur
x + y = z et S = z + R0
Si la premire addition gnre une retenue : on aura forcment une retenue au final
R1 : retenue gnre
26
Additionneur n bits
27
{NOR}
{NAND}
29
30
{NAND} et {NOR}
a=a.a
OU : OU(a,b) = NAND(NAND(a,a),NAND(b,b))
ab=a.a. b.b
ET : ET(a,b) = NAND(NAND(a,b),NAND(a,b))
a.b=a.b. a.b
NOR, XOR : combinaisons de NON, ET et OU donc peut
s'exprimer avec des NAND
31
Sx , y=x yx y
S(x,y)=x yx y=x y x y
R=xy=xy=xy
34
Premire couche :
R0xy|S|R1|
+++
000|0|0|
001|1|0|
010|1|0|
011|0|1|
100|1|0|
101|0|1|
110|0|1|
111|1|1|
Logique 3 tats
Logique 3 tats
Logique 3 tats
E : Enable
E : variante complmente
Activ 0 et dsactiv 1
38
Logique 3 tats
(1)
(3)
(2)
Logique 3 tats
Exemple de circuit
Si x = 0 alors
Si x = 1 alors
S=a b
S=ab=a b
40
Multiplexeur
X entres et 1 sortie
Une sortie K
2n entres kx
42
Multiplexeur 4 entres
Table de vrit
|a|b|K|
++++
|0|0|k0|
|0|1|k1|
|1|0|k2|
|1|1|K3|
Ka , b=k a bk a bk a bk a b
0
1
2
3
D'autres choix de multiplexage sont possibles
43
Multiplexeur 4 entres
44
Multiplexeur 4 entres
45
Dmultiplexeur
1 entre, X sorties
2n sorties kx
1 entre K
46
Dmultiplexeur 4 sorties
k0=a b K
k2=a bK
k1=a b K
k3=a bK
47
Dmultiplexeur 4 sorties
48
Codeur
+
1|000
1|100
1|010
1|110
1|001
1|101
1|011
1|111
50
Dcodeur
51
3 bits Sx : 8 sorties Ey
S2S1S0|E0E1E2E3E4E5E6E7
+
000|1
001|1
010|1
011|1
100|1
101|1
110|1
111|1
52
Transcodeur
Exemple avec n = 3 et m = 5
a2a1a0|b4b3b2b1b0
+
000|10010
001|01001
010|10100
011|01010
100|00101
101|10010
110|01001
111|10100
53
Circuits Logiques
(2) Circuits Squentiels
54
Circuits squentiels
Circuits combinatoires
Circuits squentiels
55
Circuits squentiels
56
Automate fini
Sa rponse S
Son entre E
Son tat Q
57
Automate fini
Fonctions de transfert
1 entre
Si 0, on mmorise la valeur 0
Si 1, on mmorise la valeur 1
Principe
Fonctions de transfert
Diagramme d'tats/transitions
61
Caractristiques lectriques et
temporelles
En pratique
Pour un voltage v
62
Caractristiques lectriques et
temporelles
Idalement : instantan
Idalement : instantan
Dlai de propagation
63
Dlais
E = 1 puis passe 0, S = E
64
Dlais
Voltages
Dlais
Dlais
66
Horloge
Horloge
Indispensable aussi dans le cas des circuits squentiels synchrones pour savoir quand on passe de t t +1
68
Horloge
Horloge
Signal priodique
1 demi-priode 0, l'autre 1
Pour exemple
prcdent du NON
Instant t1 : E = 1, S = 0
Instant t2 : E = 0, S = 1
CLK = Clock =
signal d'horloge
69
70
Bistable et bascule
71
Bascule RS
Entre/sorties
2 entres : R et S
R = reset : remise 0 de Q
S = set : mise 1 de Q
Bascule RS
Q+=SQ R
Bascule RS
74
3 types de bascules
Bascule asynchrone
Bascule synchrone
2 modes
3 types de bascules
Asynchrone
Bascule D latch
D = delay
2 entres
D : la valeur en entre
1 sortie Q
Q = D si C = 1
+
Q = Q si C = 0
Bascule D latch
Bascule D latch
S = CD et R = CD
Pour S
Pour bascule D, Q+ = 1 si C = 1 et D = 1
Pour R
Pour bascule D, Q+ = 0 si C = 1 et D = 0
Bascule D latch
80
Bascule D flip-flop
Bascule D flip-flop
Variante de la D latch
81
Bascule JK asynchrone
Si J = K = 1 alors Q+ = Q
JKQ|Q+
Q+=J QK Q
+
000|0\JK
001|1Q\00|01|11|10|JK|Q+
010|0++++++
011|00|0|0|1|1|00|Q
100|1+++++01|0
101|11|1|0|0|1|10|1
110|1+++++11|Q
111|0
82
Bascule asynchrone
Bascule synchrone
Entre CLK
Si rond inverseur
Bascule latch
Bascule flip-flop
83
De gauche droite
Bascule RS asynchrone
84
Compteurs
Registres
Repasse 0 aprs 7
85
Compteur 3 bits
Utilisation de 3 bascules D
Principe
86
Compteur 3 bits
87
Registre
Registre 4 bits
89
Circuit synchrone
Circuit asynchrone
90
Les bascules D utilises sont des bascules synchrones flipflop mais le circuit lui est bien asynchrone