Étude Des Familles de Circuits Logiques

MINISTERE DE L’ENSEIGNEMENT TECHNIQUE REPUBLIQUE TOGOLAISE
ET DE LA FORMATION PROFESSIONNELLE Travail-Liberté-Patrie

. UNIVERSITE DE LOME
LICENCE PROFESSIONNELLE
OPTION : GENIE ELECTRIQUE
PROJET D’ETUDES EN SYSTEME LOGIQUE
THEME :
ETUDE DES FAMILLES DES CIRCUITS
LOGIQUES
Présenté et soutenu par: Dirigé par :

M. BASSAH Godwin M. AKUE-BITCHI
Année académique 2013-2014

ETUDE DES FAMILLES DES CIRCUITS LOGIQUES 2013-2014
REMERCIEMENTS
Je rends grâce à DIEU pour ces bienfaits, tous mes désirs sont devant toi et mes
soupirs ne te sont pas cachés.
Je remercie le Directeur de l’ENSI, qui a accepté m’accueillir dans son école.
Mes Sincères remerciement à mon professeur M. AKUE-BITCHI, Enseignant à

l’Université de Lomé (ENSI) pour m’avoir confié ce travail de recherches, ainsi
que pour la qualité de l’enseignement que vous nous dispensez.
A ma famille pour vos inlassables efforts dans mes études jusqu’à aujourd’hui.
A ma petite amie pour tous ces conseils et le bonheur qu’elle s’efforce de

m’apporter.
A mes camarades de classes « nul ne peut se passer des autres » votre

collaboration, votre soutient m’ont permis de produire ce travail. Spécialement
à « l’équipe qui gagne ».
Mes remerciements à tous ceux qui ont participé de près ou de loin à la

réalisation de ce document.
Document écrit et soutenu par BASSAH Godwin Page

SOMMAIRE
Remerciements…………………………………………………………………..…………………………..2
Liste des figures……………………………………………………………….………….………..………..5
Liste des tableaux……………………………………………………………………………………………6
1. Introduction………………………………………………………………………………………….…………………….7
1.1. notations (abréviations de termes anglo-americains)………………….…………………..7
1.2. Caractéristiques d'un circuit logique…………………………………………………………………..8
1.2.1. Rapidité…………………………………………………………………………….……………………….8
1.2.2. Consommation…………………………………………………………………………………………..9
1.2.3. Tension d'alimentation……………………………………………………..……………………….9
1.2.4. Niveau de courant et tension, entrance (fan in) et sortance (fan out)………..9
1.2.5. Immunité aux bruits…………………………………………………………………………….……11
2. Logique bipolaire………………………………………………………………………………………………….……11
2.1. Logique à diodes ou logique câblé………………………………………………………………………11
2.1.1. Fonctionnement……………………………………………………………………….………………..12
2.2. LA FAMILLE DTL………………………………………………………………………………….………………14
2.2.1. Fonctionnement…………………………………………………………………………………………14
2.3. Circuit logique TTL……………………………………………………………………………….………………..14
2.3.1. Fonctionnement…………………………………………………………………………..……………..15
2.3.2. Porte NOR TTL…………………………………………………………………………….……………….16
2.3.2.1. Fonctionnement…………………………………………………………….………………..17
2.3.3. Porte TTL à collecteur ouvert……………………………………………………..………………..17
2.3.4. TTL trois états……………………………………………………………………………..……………….18
2.3.5. Les différentes séries de transistor logique TTL…………………………………………….19
a- TTL faible consommation 74L00 (L-TTL)………………………………..…………..19
b- TTL rapide séries 74H00 (H-TTL)…………………………………………..……………20
c- TTL Shottky 74S00 (S-TTL)……………………………………………………….…………20
d- TTL Schottky faible consommation 74LS00 (LS-TTL)……………….………….21
e- Variantes TTL avancée AS et ALS……………………………………………………….22
f- Variante TTL-F ou TTL Fast ………………………………………………….……………22
2.3.6. Caractéristiques des différentes séries de transistor logique TTL………………....22
2.3.6.1. Avantages des circuits TTL…………………………………………………………………24
2.3.6.2. Inconvénients……………………………………………………………………………………24
2.4. Circuit logique ECL (Emitter Coupled Logic ou Logique à émetteurs couplés)…………25
2.4.1. Caractéristiques des circuits ECL…………………………………………………………..………27
2.4.1.1. Inconvénients………………………………………………………………………….………..27
3. Circuit MOS…………………………………………………………………………………………………………..……….28
3.1. Inverseur N-MOS et P-MOS………………………………………………………………………….…………28
3.2. Circuit logique CMOS………………………………………………………………………………………………30
3.2.1. Caractéristique de transfert …………………………………………………………………………31

3.2.2. Portes NAND et NOR……………………………………………………………….……………………32

3.2.3. Caractéristiques des séries CMOS…………………………………………………………………33
3.2.3.1. Temps de propagation………………………………………………..…………………….34
3.2.4. Les différentes familles CMOS………………………………………………………………………35
a- La série 4000 : l’ancêtre…………………………………………………………….………………35
b- Séries AC et ACT : l’amélioration de la technologie CMOS…………………………35
c- Séries HC, HCT, AHC et AHCT : la technologie CMOS rapide……….…………….35
d- Séries LV, LVC, LVT et ALVC : la faible tension……………………………….…………..35
e- ABT et ALB : la technologie BiCMOS……………………………………………..……………35
3.2.5. Performance comparé des CMOS ……………………………………………………………………….36
4. Interfaçage……………………………………………………………………………………………………………………37
4.1. TTL pilote CMOS………………………………………………………………………………………..……………37
4.2. CMOS pilote TTL………………………………………………………………………………………..…………..37
5. Comparaison des paramètres des différentes familles de circuit logiques………………….…38
6. Conclusion……………………………………………………………………………………………………………….……40
Documentation……………………………………………………………………………………………………………..41

LISTE DES FIGURES
Fig 1: Illustration de la nomenclature………………………………………………..…………….8
Fig2 : temps de propagation moyen d’une porte logique…………………………..…….8
Fig 3: niveau logique d’entrée et de sortie d’une porte……………………….…….……10
Fig 4: operateur ET câblé…………………………………………………………….…………..……..12
Fig 5: operateur OU câblé………………………………………………..……………….……………13
Fig 6: porte NAND DTL……………………………………………………..……………………….……14
Fig7 : Schéma d’une porte NAND TTL (SN7400)………………….…………………………..15
Fig8 : Schéma d’une porte NOR TTL……………………………….……………………………….16
Fig 9: Porte Nand à sortie collecteur ouvert…………………………….…………….……….18
Fig 10: pull resistor et fonction et câblé……………………………………………………..…..18
Fig 11: schéma et symbole d’une porte NAND TTL trois états…………………………19
Fig12 : schéma d’une porte NAND TTL Schottky………………………….…….…………..21
Fig 13: schéma d’une porte NAND TTL Schottky faible consommation…..……..22
Fig14 : tension de sortie VOH en fonction du courant de sortie IOH des TTL….…23
Fig15: Tension de sortie VOL en fonction du courant de sortie IOL des TTL…….24
Fig16 : schéma de base d’une porte ECL…………………………………………………….….25
Fig 17: porte logique ECL………………………………………………………………….……………26
Fig 18: Inverseur N-MOS de base……………………………………………………………….….28
Fig 19: Inverseur N-MOS…………………………………………………………………………..…..29
Fig 20: porte NOR et NAND MOS…………………………………………………………….…….29
Fig21: porte OU EXCLUSIF MOS…………………………………………………………………….30
Fig 22: inverseur CMOS…………………………………………………………………….…………..30

Fig 23: caractéristique inverseur CMOS avec et sans buffer……………………...….32
fig 24: inverseur CMOS avec buffer………………………………………………………………..32
Fig 25: porte NAND CMOS……………………………………………………………………………..33
fig 26: porte NOR CMOS…………………………………………………………………………………33
Fig27 : consommation d’une porte CMOS en fonction de la fréquence………….34
Fig28 : variation du temps de propagation……………………………………………………..34
Fig 29: étage d’entrée BICMOS simplifié……………………………………………….………..35
Fig 30: étage de sortie BICMOS simplifié…………………………………….………………….35
Fig 31: TTL vers CMOS (tension id)……………………………………………….………………..37
Fig32 : TTL vers CMOS (tension différentielle)…………………………………..……………37
Fig33 : Représentation des différents familles de circuit TTL et CMOS……….….39
LISTE DES TABLEAUX
Tableau1 : Table de vérité d’une porte ET a deux entrée……………….………………12
Tableau2 : Table de vérité d’une porte OU a deux entrée………………………………13
Tableau3 : table de vérité d’une porte NAND à deux entrées…………..……………15
Tableau4 : Caractéristiques TTL, TTL-S et TTL-LS………………………………..…………23
Tableau5 : Caractéristiques TTL-AS, TTL-F, TTL-ALS……………………………..………….23
Tableau6 : niveau des tensions logique ECL……………………………………………………25
Tableau7 : niveau de tension en technologie CMOS……………………………………….33
Tableau8 : caractéristique des circuits CMOS………………………………………….……..36
Tableau9 : caractéristique comparé des familles CMOS et TTL……………………….39

1. Introduction
Une famille logique est un ensemble homogène de composants susceptible

de matérialiser les opérations logiques de base (opérations ET, OU et
Complément. A ces opérations de base on ajoute en général les fonctions
incluant une inversion : NAND , NOR ainsi que le OU Exclusif (XOR). [1]
Les circuits intégrés Numériques (logiques) sont classés suivant leur

technologie de fabrication. Les familles logiques sont :
Les familles bipolaires : Elles sont fabriquées à base de transistors

bipolaires. La plus répandues d'entre elles est la famille TTL (Transistor
Transistor Logic) qui possède de nombreuses variantes mais aussi on
distingue la famille DTL (Diode Transistor Logic), la famille ECL et La
logique à diodes qui est la famille la plus ancienne mais aussi la plus
simple à réaliser.
Les familles CMOS : Elles sont fabriquées à base de transistor MOS.
1.1. notations (abréviations de termes Anglo-Américains)

Tensions :
VCC : tension nominale d’alimentation,
VIH : tension d’entrée au niveau logique haut (Input High),
VIL : tension d’entrée au niveau logique bas (Input Low),
VOH : tension de sorti e au niveau logique haut (Output High),
VOL : tension de sortie au niveau logique bas (Output Low).
Courants : (par convention, les courant entrant sont comptés positifs, et les
sortant négatifs)
ICC : courant d’alimentation (suivant les conditions d’utilisation de la porte),

IIH : courant d’entrée au niveau logique haut,
IIL : courant d’entrée au niveau logique bas,
IOH : courant de sortie au niveau logique haut,
IOL : courant de sortie au niveau logique bas.

Fig1: Illustration de la nomenclature
1.2. Caractéristiques d'un circuit logique [1]
Les concepteurs de système ont longtemps eu à choisir entre différentes

familles logiques pour leurs réalisations, le compromis se faisant
souvent entre la rapidité et la consommation des circuits. Ce type de
choix se fait aujourd’hui plutôt au niveau d’un circuit, mais les critères sont
restés les mêmes.
1.2.1. Rapidité
On la caractérise par le temps de propagation moyen tp d'une porte par un

signal.
Fig2 : temps de propagation moyen d’une porte logique

La fréquence maximale de fonctionnement dépendra beaucoup de cette

valeur, mais aussi de la complexité de l’ensemble du système et de la
manière dont il est conçu.
1.2.2. Consommation
Dès que le système à mettre en œuvre est important, la consommation

d'énergie des circuits devient un paramètre critique. Il faut alors prévoir une
alimentation puissante et l'évacuation de la chaleur accumulée dans les
circuits. L'importance de la consommation est encore plus grande si le
montage est prévu pour fonctionner sur batterie. Il faut distinguer la
consommation statique (au repos, lorsque aucune opération n'est
demandée), de la consommation dynamique qui va généralement dépendre
de la fréquence à laquelle le système fonctionne.
1.2.3. Tension d'alimentation
Les constructeurs de circuit intégrés numériques diminuent de plus

en plus les tensions d’alimentation; cela permet de gagner en
consommation et en densité d’intégration. D’une valeur classique de 5 V il y
a quelques années, nous sommes passés en dessous des 2 V aujourd’hui.
1.2.4. Niveau de courant et tension, entrance (fan in) et sortance (fan

out)
Même si la sortie d’une porte fournie des niveaux logiques 1 et 0 (NL1 et

NL0), qui sont censés être respectivement à 5 V et 0 V par exemple, cette
sortie peut aussi être vue comme un générateur de Thévenin équivalent. En
effet, plus on lui demandera de fournir du courant à l’état haut et plus sa
tension de sortie diminuera (tendant vers le NL0), plus on lui demandera
d’absorber de courant à l’état bas et plus sa tension de sortie augmentera
(tendant vers le NL1). Afin de minimiser le risque de confusion entre les NL0
et NL1, ceux-ci doivent être associés à des tensions les plus éloignées
possibles l’une de l’autre (immunité aux bruits). Le constructeur se doit
donc de trouver un compromis entre ces différents paramètres. Pour cela, il

garantit en sortie à l’état haut, un niveau de tension VOHmin (O pour output -

H pour high) au-dessous duquel la sortie ne descendra pas, si on ne lui fait
pas débiter un courant supérieur à un courant IOHMAX. Lorsque la sortie est
au niveau bas, il garantit un niveau de tension VOLmax au-dessus duquel la
sortie ne montera pas, si on ne lui fait pas absorber un courant garanti IOL
MAX. Cette dernière valeur est généralement négative, un courant positif
étant par convention entrant. Pour que VOHmin et VOLmax puissent être
correctement interprété par l’entrée de la porte suivante, on définit pour
celle-ci un VIHmin et un VILmax .
Fig 3: niveau logique d’entrée et de sortie d’une porte.
On doit évidemment vérifier pour un fonctionnement correct de l'ensemble:

VOHmin > VIHmin et VOLmax < VILmax
Avec les mêmes indices le constructeur précise les courants maximaux que
va absorber l'entrée de la porte IIHMAX (entrée NL1) ou qui sortira de cette
entrée IILMAX (entrée au NL0). Cette dernière valeur est généralement
négative, un courant positif étant par convention entrant. Le rapport, à un
NL donné, entre courant garanti en sortie et courant en entrée donne le
nombre d'entrée pouvant être commandé par une sortie, nombre appelé
aussi sortance. Certains circuits complexes (compteurs etc...) ont des
entrées correspondant à N portes élémentaires, les courants mis en jeu
en entrée sont alors N fois plus important que sur une porte élémentaire :
on parle alors d'une entrance de N pour cette entrée particulière.
Document écrit et soutenu par BASSAH Godwin Page 10

Ces deux dernières notions ne présentent plus beaucoup d’intérêt pour les
nouvelles générations de circuits numériques, où les échanges
d’informations se font en interne, la communication avec l’extérieur se
faisant par l’intermédiaire de sorties amplifiées et d’entrée tampon.
1.2.5. Immunité aux bruits
Un système électronique est soumis à des perturbations

électromagnétiques d'origines diverses. L'immunité aux bruits caractérise la
capacité des circuits à fonctionner correctement dans un environnement
ainsi parasité. On distinguera une immunité statique (face à une perturbation
basse fréquence) qui dépendra fortement des niveaux de tension
précédemment définis. Si on relie la sortie d’une porte à l’entrée de la suivante,
par une ligne bruitée, se comportant comme un générateur de valeur VB,
l'étude des niveaux d'entrée et de sortie permet de mettre en évidence que la
valeur maximale de VB permettant un fonctionnement correct est la
valeur minimale (en générale elles sont égales) entre VOHMIN - VIHMIN et
VILMAX - VOLMAX. Cette valeur représente l'immunité statique aux bruits.
La raison de l'existence d'un nombre important de familles logiques, est

qu'il est difficile de concevoir une porte logique qui a, à la fois, de très
bonnes performances en consommation, vitesse, driving capability et
d'immunité au bruit.
2. Logique bipolaire
2.1. Logique à diodes ou logique câblé [2]
Avec l’invention de la diode, et longtemps avant la mise au point du

transistor, il fut possible de câbler directement certains opérations logique.
Pour illustré ceci rappelons brièvement le comportement de la diode :
- En directe la diode présente une tension de seuil de 0,6V en général. En
appliquant une différence de potentiel supérieur à cette tension de seuil,
la diode devient conductrice, sa résistance interne est alors très faible
(quelque m )

- En inverse, la diode est bloquante et ne laisse passer aucun courant ; sa

résistance est très élevé (plusieurs M )
2.1.1. Fonctionnement
Observons les schémas suivants (on considère l’alimentation +V supérieur à la

tension de seuil d’une diode) :
Fig4: operateur ET câblé
Dans le montage de la figure lorsque les entrées Va et Vb sont <en l’air> ou

reliées à la tension d’alimentation positive +V, aucun courant ne peut circuler
dans la résistance. La chute de tension aux bornes de celle-ci est alors nulle
(U=RI : si I est nul alors U nul). La tension de sortie Vs est alors égale à +V. Si au
moins une entrée est reliée à la masse (fig4 à droite), la diode correspondante
est « directe », elle est conductrice et la tension a ces bornes (c’est-à-dire Vs)
vaut 0,6V. on peut considérer cette tension comme un 0 logique, par
opposition à la tension +V de 5V qui représente le 1 logique. La table de vérité
est la suivante :
Va Vb S
0 0 0
0 1 0
1 0 0
1 1 1
Tableau1 : Table de vérité d’une porte ET a deux entrée.

Cette fonction câblée est donc un opérateur ET. Selon le même principe,
voyons les schémas de la figure ci-dessous
Fig5: operateur OU câblé

Dans ce cas, si les entrées sont <en l’air> ou reliées à la masse, aucun
courant ne circule et Vs=0V (soit 0 logique). Si par contre au moins une
entrée est reliée à l’alimentation +V. La diode correspondante est
conductrice. La tension de seuil à ses bornes de la résistance (soit Vs)
vaut 5 – 0,6=4,4V, ce qi peut encore s’assimiler à un 1 logique. La table
de vérité de cette fonction câblée est :
Va Vb S
0 0 0
0 1 1
1 0 1
1 1 1
Tableau2 : Table de vérité d’une porte OU a deux entrée.
Ces montages ont l'avantage d'autoriser un nombre quelconque

d'entrées mais ont de piètres performances. Le niveau de sortie est
dégradé par la chute de tension dans les diodes et il est déconseillé de
placer plusieurs circuits en série. Le ET est à extraction de courant, le OU
à injection de courant, Il est donc impossible d'associer les deux. De
plus la fonction complément n'est pas réalisable avec des diodes.

2.2. LA FAMILLE DTL [2]
L'association d'un transistor avec l'un des deux circuits précédents

permet de réaliser un système complet, c'est à dire susceptible de
matérialiser toutes les opérations booléennes .
Fig6: porte NAND DTL

Lorsque les deux entrées E1 et E2 sont au niveau haut 5V les 2 diodes sont
bloquées et T est saturé par le courant circulant dans R 1, D4 et D3, le potentiel
de sortie est donc nul. Si au contraire l'une (ou les 2) des entrées est à la masse
(niveau bas), les diodes D3 et D4 sont nécessaire sinon le transistor ne serai pas
bloqué mais à la limite de conduction. T étant bloqué la sortie est au niveau
haut via R2. L'ensemble réalise donc la fonction NAND.
En utilisant le OU à diodes on peut matérialiser de la même façon un NOR.
La famille DTL à pratiquement disparu pour faire place à la famille TTL.
2.3. Circuit logique TTL
TTL signifie Transistor Transistor Logic. Cette famille technologique succède à

la DTL (Diode Transistor Logic). Les circuits de technologie TTL sont
généralement préfixés par le chiffre 74 (54 sur les séries militaires et
industrielles). Ce chiffre est suivi d'une ou plusieurs lettres représentant la
famille (absence de lettre pour la famille standard), puis un code à 2, 3 voire 4
chiffres représentant le modèle du circuit (la fonction réalisée). Elle est

composée de transistor dont deux sont en commutation. Le transistor Q1 est
un transistor multi-émetteur c’est-à-dire qu’il y a plusieurs émetteurs. Lorsque
l’un des émetteur est polarisé en directe, tous les courant passe par cet
émetteur. Le circuit logique TTL de base est une porte NAND ou NON-ET. Le TTL
est toujours alimenter à 5V.
Fig7 : Schéma d’une porte NAND TTL (SN7400)
La table de vérité d’une porte NAND à deux entrées est la suivante:
Vi1 Vi2 Vo
0 0 0
0 1 0
1 0 0
1 1 1
Tableau3 : table de vérité d’une porte NAND à deux entrées
Cas ou S=0
Lorsque les entées A et B sont à Vcc (1 logique), le transistor Q1
conduit et par ricochet le transistor Q2 et Q3 vont conduire. La sortie
S=0. Le transistor Q4 ne conduit pas à cause de la présence de la
diode D1, ce qui rend le circuit moins consommateur.

Cas ou S=1
Lorsque l’une des entrées A et B est à la masse (0 logique), tout le
courant venant de Vcc passe par cette entrée pour aller à la masse. La
jonction base collecteur est bloquée car aucun courant ne passera par
cette jonction. Par conséquent les transistors Q2 et Q3 sont bloqués,
seul Q4 est passante et la sortie est a Vcc soit 1 logique. Le courant
qui va à la masse est très important et fait du circuit un TTL absorbeur
(gros consommateur de courant)
Le schéma précédent est celui de l’un des NAND du TTL Standard (7400) ,
premier représentant de la famille TTL. (Schéma de base modifié dans les
circuits les plus récents). Cette famille est une logique à extraction de courant.
Le courant d’entrée est faible au niveau haut (les diodes d’entrée sont
bloquées) et déterminé par la valeur de R1 au niveau bas. Ce courant I 1(0) est
typiquement de 1,6mA, cette valeur est appelée charge unitaire TTL.
Le transistor T3 doit absorber le courant extrait des entrées qui lui sont
connectées. Son gain est tel que sans élévation gênante du niveau, 10
entrées peuvent être attaquées Les circuits de la famille TTL ont alors une
sortance de 10.
2.3.2. Porte NOR TTL
A B S
0 0 1
0 1 0
1 0 0
1 1 0
Fig8 : Schéma d’une porte NOR TTL.

2.3.2.1. Fonctionnement
Cas ou S=0
Lorsque l’une des entrées A et B ou les deux sont à Vcc (1 logique), Q2A
et Q2B sont passante, la tension aux borne de R2 est supérieur à VBE3
ce qui entraine la conduction de Q3. La tension à la sortie est alors
égale à VCEsat qui environs 0,2V (0 logique).
Cas ou S=0
Lorsque les deux entrées A et B sont à la masse (0 logique), Q2A et Q2B
sont bloquées, aucun courant ne traverse R2, Q3 est alors bloqué la
sortie est approximativement égale a VCC (1 logique).
2.3.3. Porte TTL à collecteur ouvert [5]
La figure Fig.9 montre une porte à sortie collecteur ouvert, l'étage de sortie
se réduit au transistor Q4, la partie supérieure du totem-pole a été supprimée.
Pour assurer un niveau logique 1 en sortie, il faut compléter la polarisation de
Q4 par une résistance de tirage à VCC (pull up resistor). Ces portes ont
l'avantage de pouvoir piloter des charges externes quand la tension et le
courant de sortie d'une porte normale ne suffisent plus pour le faire. Sur
Fig.10, la tension d'alimentation de la charge VL peut être supérieure à 5V et le
courant IL peut être plus important que le courant de sortie maximum d'une
porte TTL à sortie totem-pole.
Une deuxième application de ces portes est la possibilité de réaliser
ce qu'on appelle un ET câblé sans recours à l'utilisation d'une porte ET
supplémentaire. Cette structure (Fig.10) ne présente aucun risque de
circulation de courant d'une porte vers l'autre car une porte OC ne peut
que recevoir du courant en sortie. On vérifie facilement que cette structure
réalise la fonction S= A.B car on ne peut avoir un niveau haut en S que si les
deux transistors de sortie sont bloqués soit un niveau haut sur les deux sorties
A et B.

Fig 9 : Porte NAND à sortie collecteur ouvert
Fig10 : pull resistor et fonction et câblé
2.3.4. TTL trois états [5]
Les trois états du TTL sont : HAUT, BAS, et HAUT IMPEDANCE. Ce dernier état
est la condition dans laquelle se trouve le circuit quand les deux transistors (Q3
et Q4) sont bloqués de sorte que la borne de sortie présente une HAUTE
IMPEDANCE par rapport à la masse et Vcc. Dans ce cas on dit que la sortie est
une borne ouvert ou flottante, il n’est ni niveau BAS ni niveau HAUT.

Fig11 : schéma et symbole d’une porte NAND TTL trois états
a- Etat validé
Quand l’Entrée E=1, le circuit fonctionne comme un inverseur
normal puisqu’une tension au niveau HAUT appliquée sur E n’a
aucun effet sur Q1 ni sur les entrées A et B
b- Etat invalidé (haute impédance)
Quand E=0, le circuit se place dans son état HAUT IMPEDENCE et y
reste quel que soit le niveau logique sur les entrées A et B.
L’état HAUT IMPEDENCE des TTL est souvent utilisé comme porte d’entrée ou
de sortie des micro-processeurs, c’est-à-dire que cet état sert à bloquer ou à
libéré les entrées et les sorties de ces circuits afin d’éviter la collision de deux
bit sur le bus
2.3.5. Les différentes séries de transistor logique TTL [4]
Apres la sortie de la première porte TTL dit TTL standard, plusieurs autres série
en on suivit dans le but d’amélioré la consommation et la rapidité
a- TTL faible consommation 74L00 (L-TTL)
C’est le même circuit que les TTL 7400 sauf que les résistances sont plus
élevées donc la consommation est 1mW. Le retard de propagation est de 33ns.
On les utilise souvent dans les calculatrices.

b- TTL rapide séries 74H00 (H-TTL)
Dans le circuit le transistor Q4 est remplacé par un montage d’Arlington, la

consommation est de 23mW et les résistances sont plus petites. Le retard de
propagation est de 6ns.
c- TTL Shottky 74S00 (S-TTL)
La diode Schottky est une diode à jonction métal semi-conducteur, elle a un

seuil de conduction de 0.3V et un temps de commutation très faible. Elle
possède la propriété de limiter l’accumulation des porteurs de charges au
voisinage de la jonction PN. Les temps de changement d’état (passant-bloqué
et bloqué-passant) s’en trouvent donc fortement diminués. Son utilisation
comme diode de désaturation des transistors améliore nettement
les performances temporelles. Un transistor Schottky est un transistor
sur lequel on a rajouté une diode Schottky en parallèle sur la jonction base
collecteur.
Quand le transistor tend vers la saturation, VBE =0.7V et VCE diminue vers
0.2V, dès qu'elle atteint 0.4V, la diode Schottky conduit et freine la
saturation par un effet de contre réaction négative car, si la saturation
continue, VCE diminue, donc VBE =VCE +VD diminue aussi, ce qui diminue la
conduction du transistor. VCE reste voisin de 0.4V, on empêche ainsi le
transistor de se saturer, cela évite le stockage des charges dans la base et de
ce fait, on diminue le temps de commutation.
L'emploi des diodes et des transistors Schottky a donné naissance à la série

TTL-S dont la porte élémentaire est illustrée sur la fig12. Elle a un temps
de propagation de seulement 3ns, mais l'utilisation de résistances de faibles
valeurs porte la consommation à 23 mW. La structure (R3, R4, Q5) dite LSD
(Limited Saturation device) limite le courant de base de Q6 pour en accélérer la
commutation. En effet le courant qui arrive de Q2 se partage entre Q5 et Q6, si
IB6 augmente VB6 augmente IB5 augmente IC5 augmente IB6
diminue, C'est une sorte de contre réaction négative.

Fig12 : schéma d’une porte NAND TTL Schottky
d- TTL Schottky faible consommation 74LS00 (LS-TTL)
Pour régler le problème de consommation de la technologie TTL S, on effectue

un mixage avec le principe de la basse consommation des TTL L. Le résultat est
la technologie TTL LS qui joue "sur les deux tableaux" de la consommation
et de la vitesse. La structure correspondante est illustrée sur la
Fig.13. On remarquera une complexité accrue de la structure. Cette
technologie restait cependant jusqu’à il y a encore peu de temps la TTL
la plus utilisée.
Notons que des versions de cette porte avec un transistor Schottky multi
émetteur à l'entrée existent.
Cette série améliore considérablement les caractéristiques de la série

TTL-Standard, pour un même temps de propagation (10 ns), elle ne consomme
que 2mW.

Fig 13: schéma d’une porte NAND TTL Schottky faible consommation
e- Variantes TTL avancée AS et ALS
Dérivées des technologies présentées précédemment, les technologies

avancées Advanced Schottky et Advanced low power Schottky (A pour
advanced) mettent en œuvre les progrès récent (fin des années 80) en
matière de circuits intégrés bipolaires.
f- Variante TTL-F ou TTL Fast
Dans le souci toujours plus marqué de favoriser la rapidité des composants

(toujours plus vite !), la technologie F (F pour fast) apporte sa contribution par
l’emploi de transistors bipolaires plus rapides que la série S avec une
consommation 5 fois plus faible environ.
2.3.6. Caractéristiques des différentes séries de transistor logique TTL

[1]
Les caractéristiques de ces portes logiques sont réunies dans les tableaux
suivant :

Tableau4 : Caractéristiques TTL, TTL-S et TTL-LS
Tableau5 : Caractéristiques TTL-AS, TTL-F, TTL-ALS
Fig14 : tension de sortie VOH en fonction du courant de sortie IOH des TTL

Fig15 : Tension de sortie VOL en fonction du courant de sortie I OL des TTL

2.3.6.1. Avantages des circuits TTL [2]
Cette famille de composants allie une bonne vitesse de commutation à

un faible temps de transfert.
L'immunité aux parasites est bonne à condition de découpler
l'alimentation au plus près de chaque circuit par un condensateur de
filtrage.
Les entrées en l'air, sans état fixé, sont à l'état logique « 1 » par défaut
(elles ne débitent un courant important que si on les met à zéro et elles
sont en gros équivalentes à des résistances vers Vcc=5 V).
2.3.6.2. Inconvénients
L'alimentation des circuits TTL doit être précise: +5 V +-5 %, en

comparaison aux circuits CMOS qui ont, eux, une plage de tension
d'alimentation bien plus vaste (de +3 à +18 V). En cas de non-respect de
cet impératif, on risque, au mieux, un fonctionnement erratique du
circuit, et au pire, une destruction partielle ou complète du circuit.
La technologie bipolaire est grande consommatrice de courant
électrique ; les mémoires en TTL sont certes rapides, mais ne peuvent
guère être secourues bien longtemps en cas de coupure d'alimentation.
On ne peut transmettre les signaux émis par les circuits TTL sans circuits
de transmission additionnels sur de grandes distances sans pertes :
longueur maximum environ 15 m.

2.4. Circuit logique ECL (Emitter Coupled Logic ou Logique à émetteurs

couplés)
La famille TTL utilise des transistors fonctionnant en mode saturé à cause de

cela leur vitesse de commutation est limité par le retard de stockage associé à
un transistor en saturation. Une autre famille logique bipolaire a été mise au
point afin de prévenir la saturation des transistors. Ces composants ont donc
des vitesses de commutation élevée : c’est la famille ECL. [5]
Fig16 : schéma de base d’une porte ECL
Son principe de fonctionnement est celui de la commutation du courant

qui se produit quand un courant de polarisation fixe inférieur à Icsat est
transféré du collecteur d’un transistor au collecteur d’un autre transistor. Pour
cette raison on parle souvent de logique en mode courant. Le schéma de base
est essentiellement celui d’un amplificateur différentiel. La tension
d’alimentation VCE produit un courant fixe IE qui demeure autour de 3mA
durant le fonctionnement normal. Ce courant traverse soit Q1 ou Q2 selon le
niveau de la tension sur Ventré
Ventré Sortie
-1,7V Vc1=0V
0 logique Vc2= -0,9V
-0,8V Vc1= -0,9V
1 logique Vc2=0V
Tableau6 : niveau des tensions logique ECL

Chaque fois que Ventré passe à son autre niveau logique, (-1,7V pour 0 logique
et – 0,8V pour 1 logique) le courant commute entre le collecteur de Q1 et le
collecteur et Q2. Il y a deux point importants a remarqué :
1- Vc1 et Vc2 son complémentaire l’un de l’autre

2- Les niveaux des tensions de sortie ne sont pas les mêmes que les
niveaux logique d’entré.
La difficulté soulevé par le second point se résout en raccordant
Vc1 et Vc2 à des émetteurs suiveur Q6 et Q5
Fig 17: porte logique ECL

Les émetteurs suiveur jouent deux rôles :
- Ils retranchent environs 0,7 ou 0,8V de Vc1 et Vc2 pour amener les
niveaux de sortie au niveau logique ECL exact
- Ils ont une impédance e sortie très élevée et une condition qui
charge très rapidement les condensateurs parasites.
Ce circuit fournit deux sorties complémentaires
Vout2= A+B porte NI/OU ECL
Vout1 = /(A+B)
Il est possible d’utiliser le circuit ECL de base comme un inverseur.

2.4.1. Caractéristiques des circuits ECL
- Les transistors ne sont jamais saturés, par conséquent la vitesse de

commutation est très élevée. Le retard de propagation est de 2ns. Les ECL
sont plus rapide que le TTL Schottky 74S00.
- Les niveaux logiques ont les valeurs nominal -0,8 et -1,70 pour les 1 et 0
logique.
- Les marges de sensibilités aux bruits des ECL pour le cas pessimiste sont
environs 250mV donc moins efficace.
- Un bloque logique ECL, donne généralement en sortie un état et son
complément ce qui élimine le besoin d’inverseur.
- La sortante est environs de 25 en raison de la faible impédance des sorties
en émetteur.
- La consommation caractéristique d’une porte ECL de base est de 25mW.
- Le courant total qui traverse un circuit ECL est relativement constante quel
que soit son état logique. Grace à cette caractéristique le courant prélevé de
l’alimentation est constante et cela même durant les commutations. C’est
donc un circuit qui n’est pas affecté par des points parasites comme celle
qui se produit dans les circuits en totem TTL. On les utilise à de très haute
fréquence en raison de leur vitesse élevé
2.4.1.1. Inconvénients
Cette famille est désavantagée par rapport aux autres familles logiques à cause
de ces marges de sensibilité trop étroite et de sa consommation élevée.
Un autre inconvénient est le recourt à des tensions d’alimentation négative et

la valeur de ces niveaux qui ne sont pas compatible avec ceux des autres
familles

3. Circuit MOS
Les MOS (Metal Oxyde Semi-conductor) sont des transistors à effet de champ
de même que les TEC. Les TEC et les MOS à appauvrissement ne sont pas utilisé
dans les circuits logiques à cause de leur alimentation compliqués (+Vcc et –
Vcc).
Ces transistors sont dit unipolaires car la circulation du courant est fournie
par le déplacement d’un seul porteur, les trous ou les électrons contrairement
aux transistors bipolaires ou la circulation du courant est le résultat du
déplacement des électrons et des trous. [5]
3.1. Inverseur N-MOS et P-MOS
Un transistor MOS canal N à canal induit constitue un inverseur logique parfait.

Pour une tension de grille nulle ou inférieure à la tension de seuil. il est bloqué
et la tension sur le drain, en absence de charge extérieure, est égale à la
tension d'alimentation (pas de courant dans R) Pour une tension de grille de 5V
il est conducteur et la tension sur le drain est faible, mais surtout inférieure à la
tension de seuil. Ce niveau de sortie constitue bien un niveau 0 pour l'étage
suivant.
Fig 18: Inverseur N-MOS de base
Un des inconvénients de ce montage est la surface occupée par la

résistance sur le circuit intégré. Surface d'autant plus gênante que le
MOS est petit puisque à un MOS petit correspond un courant faible donc

une résistance grande. Pour y remédier on remplace la résistance par un

second MOS comme le montre le schéma suivant.
Fig 19: Inverseur N-MOS
La tension Vgs du MOS 2 est égale à sa tension drain source et vaut 5V.
Ce montage constitue bien un inverseur logique. Cet inverseur présente

l'avantage d'avoir une impédance d'entrée infinie ce qui simplifie grandement
les liaisons. Sur le même principe en associant plusieurs MOS il est très facile de
concevoir des portes NOR ou NAND. Les MOS sont en parallèle pour le NOR
et en série pour le NAND.
Figure20 : porte NOR et NAND MOS
Des fonctions plus complexes sont réalisées avec un nombre très limité de
composants, ceci en grande partie à cause de l’impédance d’entrée et de la
facilité pour réaliser des ET câblés. Le schéma ci-dessous réalise la fonction OU
exclusif avec seulement 5 MOS plus 2 pour constituer les charges actives. M1

et M2 effectuent l’opération /(A+B) qui est inversée par M5. M3 M4

effectuent le NAND et un OU câblé est réalisé sur le drain de M5 , soit :
(A+B)./(AB)=(A+B).(/A+/B)=A/B+B/A=A B.
Fig21: porte OU EXCLUSIF MOS

Tous ces circuits peuvent être réalisés avec les MOS à canal P, il suffit de
remplacer les transistors NMOS par les PMOS et d’inverser
l’alimentation.
Les circuits logiques NMOS et PMOS ont été utilisés pour construire des
circuits intégrés complexes, ils présentent l’inconvénient de dissiper de la
puissance (au niveau bas).
3.2. Circuit logique CMOS

Ce sont actuellement les familles les plus répandues, elles ont
remplacé presque partout la famille TTL.
Fig22 : inverseur CMOS

Le circuit de base est l'inverseur CMOS associant deux MOS canal à
induit N et P La figure ci-dessus montre comment sont intégrés les deux
MOS , le MOS N directement dans le substrat P,le MOS P dans une

inclusion N appelée caisson d'isolement .
Ce circuit est un inverseur presque parfait de consommation nulle, en
effet : Plaçons un niveau 0 à l'entrée in .Le MOS N dont la tension grille
est nulle est bloqué, par contre le MOS P dont la source est au +5V a une
tension grille source de -5V , il est conducteur (si sa tension de seuil est
supérieure à 5V ) Tout se passe comme si la sortie était reliée au +5V via
la résistance r du MOS P. La sortie est au niveau logique 1.
Si au contraire le niveau d'entrée est 5V, le MOS N est conducteur mais
le MOS P dont la grille et la source sont au même potentiel est bloqué.
La sortie est reliée à la masse par la résistance r du MOS N. Le niveau de
sortie est 0. Mais dans l'un ou l'autre cas l'un des MOS est bloqué,
l'alimentation 5V ne fournit donc aucun courant.
En absence de charge extérieure les niveaux logiques de sortie sont
rigoureusement 0 et +Vcc La tension d'alimentation n'est pas critique,
elle doit seulement être inférieure à la tension de claquage des MOS et
supérieure à leur tension de seuil.
3.2.1. Caractéristique de transfert [3]
La tension de transition des circuits CMOS est de l'ordre de
Le circuit CMOS que nous venons de voir ne possède pas un gain très
élevé, par conséquent, la caractéristique de transfert n'est pas très
raide dans la région de transition (Erreur ! Source du renvoi
introuvable.). Des versions "bufférisées" sont disponibles, sur ces
circuits, on a rajouté un amplificateur (buffer) à deux étages à la sortie
(Fig. 24 ), L’amplification dans la région de transition passe de 15 (sans
buffer) à 2500 (avec buffer).

Fig 23: caractéristique inverseur fig 24: inverseur CMOS avec buffer
CMOS avec et sans buffer
Si les portes sans buffer ont une caractéristique de transfert non

idéale ce qui diminue leur immunité au bruit, elles ont l'avantage
d'avoir un meilleur temps de propagation puisque constituées d'un
seul étage. Un autre avantage de ces portes, est que si on les utilise
en linéaire pour réaliser des amplificateurs ou des oscillateurs,
la faiblesse du gain se manifeste par une stabilité accrue et des
signaux de sortie plus "propres."
3.2.2. Portes NAND et NOR

On obtient les deux portes de base NAND et NOR en connectant les
transistors MOS-FET soit en série soit en parallèle. Pour la porte NAND
(fig.25 ), il suffit qu'une entrée soit "0" pour que la sortie soit "1" car Q1
et Q2 sont en parallèles 'OU'. Pour que la sor e soit "0" il faut
que les deux entrées soient "1" car Q3 et Q4 sont en série 'ET'.
Pour la porte NOR (fig.26 ), il suffit qu'une entrée soit "1" pour que la
sortie soit "0" et il faut que les deux entrées soit "0" pour que la sortie
soit "1".

Fig25 : porte NAND CMOS fig26 : porte NOR CMOS
3.2.3. Caractéristiques des séries CMOS [2]
La tension d’alimentation (souvent notée V DD ) de ces circuits peut être

choisie entre 3 et 18V contrairement aux 5V de la TTL. Ceci permet une
immunité au bruit plus importante et assure une adaptation aisée en cas
d’utilisation de composants TTL. En CMOS, les niveaux logiques correspondent
pratiquement aux tensions extrêmes : 0V pour « 0 » et VDD pour « 1 ». Ceci
est dû aux faibles chutes de tension dans les transistors. Les valeurs
limites des tensions sont fixées par rapport à la tension d’alimentation
(Tableau 7). On remarquera que ces niveaux sont bien moins contraignants
qu’en TTL. Ces valeurs justifient aussi l’affirmation sur l’immunité au bruit : 30%
de VDD dans tous les cas et que l’on augmente en élevant la tension
d’alimentation.
Tableau7 : niveau de tension en technologie CMOS

En raison des résistances élevées donc des courants proches de 0, la
consommation statique des CMOS est pratiquement nulle (quelque nW).
Les CMOS sont les champions de la très faible consommation ! Dès que la
fréquence augmente, le nombre de commutations s’élève et la

puissance dissipée augmente proportionnellement (de l’ordre du mW

à 1 MHz). Le problème de la sortance ne provient pas de la charge
imposée à la sortie d’une porte puisque les courants sont très faibles.
Par contre la multiplication des entrées connectées à une sortie
augmente la capacité de charge et donc les temps de propagation lors
des commutations. On admet une sortance de 50 environ en basse
fréquence. Lorsque la fréquence augmente cette sortance diminue.
Fig27 : consommation d’une porte CMOS en fonction de la fréquence
3.2.3.1. Temps de propagation

Le temps de propagation tp en CMOS dépend fortement de la
tension d'alimentation et de la capacité de charge CL et de la
température, comme le montre la Fig. 28.
Fig28 : variation du temps de propagation

3.2.4. Les différentes familles CMOS
Avec l’évolution de la technologie, plusieurs gammes des circuits CMOS ont été
mis à jour toujours dans le but de réduire la consommation et d’accroitre la
rapidité.
a- La série 4000 : l’ancêtre
Cette série est la plus ancienne. Elle apparaît aussi dans la série 74C mais avec
les mêmes numéros de boîtier et le même brochage qu’en TTL (compatibilité
de brochage). Elle appartient désormais au passé.
b- Séries AC et ACT : l’amélioration de la technologie CMOS
La série AC (Advanced CMOS) est l’évolution de la série de C de base. Le

suffixe T indique la compatibilité des entrées et sorties avec les séries TTL.
c- Séries HC, HCT, AHC et AHCT : la technologie CMOS rapide
Les séries disposant du suffixe H (High speed) sont fondées sur la technologie
CMOS rapide. Elles existent dans les différentes déclinaisons suivant
qu’elles sont avancées (A), compatibles TTL (T) ou combinant ces
caractéristiques.
d- Séries LV, LVC, LVT et ALVC : la faible tension
Avec le développement de l’électronique dans les ensembles portables

(mobiles, montres) utilisent des sources d’alimentation (piles ou batteries)
basse tension (de l’ordre de 3 V). La nouvelle technologie LV (Low Voltage)
permet de travailler sous 3,3 V. Elle permet aussi de diminuer la taille des
transistors sur le substrat (technologie < 1 µm) pour augmenter la densité
d’intégration. La série LVT est une version compatible TTL (technologie
BiCMOS 0,8 µm).
e- ABT et ALB : la technologie BiCMOS
Le préfixe B est relatif à la technologie BiCMOS qui mixte l’emploi de transistors

bipolaires (Bi) et CMOS. Les bipolaires apportent leur rapidité et leur capacité à
piloter des courants importants. Les CMOS complètent les structures en
améliorant la densité d’intégration (distances entre liaisons allant de 0,8 à
0,3µm), pour permettre une complexités accrue, et leur faible consommation.
La technologie ABT (advanced BiCMOS technology) supporte des courants

jusqu’à 64 mA avec des retards de propagation de l’ordre de 5 ns pour une
consommation très basse. La version ALB est la version BiCMOS basse
consommation.
Fig29 : étage d’entrée BICMOS simplifié. Fig30 : étage de sortie

BICMOS simplifié.
3.2.5. Performance comparé des CMOS
Les caractéristiques des circuits CMOS sont représentées dans le tableau ci-
dessous.
Tableau8 : caractéristique des circuits CMOS.

4. Interfaçage [2]
Le terme interfaçage regroupe les notions de liaison d’un système (par ses
sorties) à un autre (par ses entrées) ayant des caractéristiques électriques
différentes. Dans le cas des TTL et des CMOS, la connexion directe est rarement
possible.
Le circuit d’interface est adapté pour recevoir les informations du montage

amont et les transmettre de manière compatible au montage aval.
4.1. TTL pilote CMOS
La résistance d’entrée des CMOS est très élevée, si bien que la tension de
commande TTL ne varie pratiquement pas. Rien ne s’oppose donc à la liaison
si VDD = 5 V mis à part le fait que la tension TTL VOHmin est très proche de la
tension VIHmin de la porte CMOS. Il faut donc garantir un tirage à VDD comme le
représente la Figure 31.
Si les tensions sont différentes, il faut éviter que la TTL « fréquente » une
tension supérieure à 5 V en intercalant une porte OUI à collecteur ouvert dont
la sortie est tirée à VDD par une résistance (Figure 32).
Fig31: TTL vers CMOS (tension id) Fig32: TTL vers CMOS (tension
différentielle)
4.2. CMOS pilote TTL
A l’état haut, le courant absorbé par une entrée TTL est très faible, ce qui ne
chargera que faiblement la sortie CMOS. La tension VOH variera très peu et la
liaison pourra donc être directe. A l’état bas, le courant absorbé par une
porte TTL IIL est plus élevé ( mA). En circulant dans la résistance de

canal du transistor MOS de sortie, la somme des courants créé une chute de
tension VOL qui peut être supérieure à VILmax ne garantissant plus un niveau
logique « 0 ». On résout ce problème en insérant un circuit intermédiaire
dont la sortie est à collecteur ouvert. Cette solution permet aussi
effectuer l’adaptation de tension.
5. Comparaison des paramètres des différentes familles de circuit logiques

La technologie CMOS se décompose en 6 familles logiques; on y distingue
les CMOS classiques (2 familles) et les CMOS rapides (4 familles) :
Les 2 familles en CMOS classiques :
la série 4000 (alimentation de 3 à 18 V)
74C (même technologie que la série 4000, mais brochage et
fonctions de la série 74)
Les 4 familles en CMOS rapides :
74 HC (CMOS rapide comme la famille TTL LS, alimentation de 2 à
6V)
74 HCT (compatibilité totale avec la famille TTL LS, alimentation 5V,
rapidité et consommation de la famille CMOS HC)
74 AC (CMOS encore plus rapide que la famille HC)
74 ACT (CMOS AC compatible TTL)
La technologie TTL se décompose en 7 familles logiques :

TTL standard 74xx
TTL Low power 74Lxx (faible consommation)
TTL Schottky 74Sxx (réalisé avec des transistors schottky)
TTL Low power Schottky 74LSxx (schottky faible
consommation)
TTL Advanced Schottky 74ASxx (technologie schottky
avancée)
TTL Advanced Lowe power Schottky 74ALSxx
TTL Fast 74Fxx (rapide)
Parmi les 7 familles de la technologie TTL, 3 sont réalisées avec des
transistors bipolaire classiques, et 4 avec des transistors Schottky.

Fig33 : Representation des differents familles de circuit TTL et CMOS.

Le tableau ci dessous regroupe les caractéristiques de 10 familles de circuit logique TTL et CMOS
Tableau9 : caractéristique comparé des familles CMOS et TTL.
Remarque : La famille 74 LVT constitue la 7 ème famille en technologie CMOS.

Cette technologie CMOS LVT fonctionne avec une tension d’alimentation de

3,3 V afin d’augmenter le niveau d’intégration et permet ainsi de réaliser des

circuits intégrés de plus en plus complexes (microprocesseurs,
microcontrôleurs, etc.). En échange d’un haut niveau d’intégration, la famille
74 LVT est un peu plus lente que les familles alimentées en 5 V.
6. Conclusion
Il existe donc aujourd’hui 7 familles en technologie TTL et 7 familles en

technologie CMOS. Mais l’évolution des circuits intégrés n’est pas
terminée : elle se poursuit dans l’utilisation de l’arséniure de gallium, qui
permet de diminuer encore les durées de commutation des circuits pour
atteindre seulement quelques dizaines de picosecondes (circuits VHIC, very
high speed integrated circuits).
Pour la conception de circuits logiques la technique ECL est aujourd'hui

totalement dépassée; elle a eu son heure de gloire à l'époque du
supercalculateur Cray-1, entièrement réalisé en logique ECL. Elle constitue
cependant encore la seule alternative crédible pour la réalisation de portes
logiques très rapides, typiquement au-delà de 10 Gbit/s, et trouve de
nombreuses applications dans le cadre des télécommunications sur fibre
optique.

VI. Bibliographie
[1] Circuits numériques — Théorie et applications. Ronald J. Tocci. Editions

Ellipses. Collection INT. 1986. ISBN 2-7298-8650-8.
[2] Electronique — Tome 2. J.-D. Chatelain, R. Dessoulavy. Collection T3E.

Dunod. 1981. ISBN 2-04-015679-8.
[3]„ Guide du technicien en électronique. C. Cimelli et R. Bourgeron. Hachette

Technique. ISBN 2-01-16-6868-9.
[4]„ Données Texas Instruments : data book, site http://ftp.ti.com/sc/docs.
[5] Cour électronique semestre 3 Ecole National Supérieur d’Ingénieur –

Université de Lomé.

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ET DE LA FORMATION PROFESSIONNELLE Travail-Liberté-Patrie

PROJET D’ETUDES EN SYSTEME LOGIQUE

Présenté et soutenu par: Dirigé par :

Année académique 2013-2014

Je remercie le Directeur de l’ENSI, qui a accepté m’accueillir dans son école.

Mes Sincères remerciement à mon professeur M. AKUE-BITCHI, Enseignant à

A ma petite amie pour tous ces conseils et le bonheur qu’elle s’efforce de

A mes camarades de classes « nul ne peut se passer des autres » votre

Mes remerciements à tous ceux qui ont participé de près ou de loin à la

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3.2.2. Portes NAND et NOR……………………………………………………………….……………………32

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LISTE DES FIGURES

Fig 1: Illustration de la nomenclature………………………………………………..…………….8

Fig2 : temps de propagation moyen d’une porte logique…………………………..…….8

Fig 3: niveau logique d’entrée et de sortie d’une porte……………………….…….……10

Fig 4: operateur ET câblé…………………………………………………………….…………..……..12

Fig 5: operateur OU câblé………………………………………………..……………….……………13

Fig 6: porte NAND DTL……………………………………………………..……………………….……14

Fig7 : Schéma d’une porte NAND TTL (SN7400)………………….…………………………..15

Fig8 : Schéma d’une porte NOR TTL……………………………….……………………………….16

Fig 9: Porte Nand à sortie collecteur ouvert…………………………….…………….……….18

Fig 10: pull resistor et fonction et câblé……………………………………………………..…..18

Fig12 : schéma d’une porte NAND TTL Schottky………………………….…….…………..21

Fig16 : schéma de base d’une porte ECL…………………………………………………….….25

Fig 17: porte logique ECL………………………………………………………………….……………26

Fig 18: Inverseur N-MOS de base……………………………………………………………….….28

Fig 19: Inverseur N-MOS…………………………………………………………………………..…..29

Fig 20: porte NOR et NAND MOS…………………………………………………………….…….29

Fig21: porte OU EXCLUSIF MOS…………………………………………………………………….30

Fig 22: inverseur CMOS…………………………………………………………………….…………..30

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Fig 23: caractéristique inverseur CMOS avec et sans buffer……………………...….32

fig 24: inverseur CMOS avec buffer………………………………………………………………..32

Fig 25: porte NAND CMOS……………………………………………………………………………..33

fig 26: porte NOR CMOS…………………………………………………………………………………33

Fig27 : consommation d’une porte CMOS en fonction de la fréquence………….34

Fig28 : variation du temps de propagation……………………………………………………..34

Fig 29: étage d’entrée BICMOS simplifié……………………………………………….………..35

Fig 30: étage de sortie BICMOS simplifié…………………………………….………………….35

Fig 31: TTL vers CMOS (tension id)……………………………………………….………………..37

Fig32 : TTL vers CMOS (tension différentielle)…………………………………..……………37

Fig33 : Représentation des différents familles de circuit TTL et CMOS……….….39

LISTE DES TABLEAUX

Tableau1 : Table de vérité d’une porte ET a deux entrée……………….………………12

Tableau2 : Table de vérité d’une porte OU a deux entrée………………………………13

Tableau3 : table de vérité d’une porte NAND à deux entrées…………..……………15

Tableau4 : Caractéristiques TTL, TTL-S et TTL-LS………………………………..…………23

Tableau5 : Caractéristiques TTL-AS, TTL-F, TTL-ALS……………………………..………….23

Tableau6 : niveau des tensions logique ECL……………………………………………………25

Tableau7 : niveau de tension en technologie CMOS……………………………………….33

Tableau8 : caractéristique des circuits CMOS………………………………………….……..36

Tableau9 : caractéristique comparé des familles CMOS et TTL……………………….39

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Une famille logique est un ensemble homogène de composants susceptible

Les circuits intégrés Numériques (logiques) sont classés suivant leur

Les familles bipolaires : Elles sont fabriquées à base de transistors

Les familles CMOS : Elles sont fabriquées à base de transistor MOS.

1.1. notations (abréviations de termes Anglo-Américains)

ICC : courant d’alimentation (suivant les conditions d’utilisation de la porte),

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