Logique Séquentielle

Classe Préparatoire 1ère année

Guillaume Fromant
guillaume.fromant@eilco-ulco.fr
Synthèse des systèmes séquentiels synchrones

Introduction
Différents modes de fonctionnement : synchrone / asynchrone

Synchrone Asynchrone
Elem. de Boucles de rétroaction (ex.
Bascules
mémorisation bistales)

Modification Instants précis déterminés par Dépend uniquement des

des états signaux d’horloge modifications sur les entrées

Réseau Réseau
combinatoire combinatoire
Schéma

Bascules

Famille de circuits séquentiels auxquels on va s’intéresser est celle des machines à états finis
Synthèse des systèmes séquentiels synchrones

Machines à états finis

Caractérisée par :
• un vecteur d’entrée La machine va passer d’un état à un autre
• un vecteur de sorties suivant les séquences d’entrées qu’elle reçoit
• une séquence d’états définissant son comportement

Représentée par :
• un diagramme des états permettant de visualiser les transitions entre états, fonctions des entrées
𝟏 𝟏

𝟎
𝑬𝟎 /𝟎 𝑬𝟏 /𝟎 𝑬𝟐 /𝟏

Sortie
𝟎
Etat
Entrée 𝟎 Transition
Synthèse des systèmes séquentiels synchrones

Machines à états finis

Caractérisée par :
• un vecteur d’entrée La machine va passer d’un état à un autre
• un vecteur de sorties suivant les séquences d’entrées qu’elle reçoit
• une séquence d’états définissant son comportement

Représentée par :
• un diagramme des états permettant de visualiser les transitions entre états, fonctions des entrées

𝟏/𝟎

𝟎/𝟎 𝑬𝟎 𝑬𝟏 𝟏/𝟏 Entrée/Sortie

Etat 𝟎/𝟎 Transition

Synthèse des systèmes séquentiels synchrones

Modélisation des systèmes séquentiels synchrones

𝑬𝒊
• Un même vecteur d’entrée n’entraîne pas 𝑺𝒊
nécessairement la même combinaison sur les Logique de
sorties… → état du circuit Sortie (𝑮)

• L’état du système est une image des événements

antérieurs
Logique de séquencement
• Cet état est mémorisé dans les éléments internes (Etat suivant 𝑭)
appelés mémoires

• Les vecteurs d’entrée 𝑬𝒊 , de sortie 𝑺𝒊 et d’état 𝑸𝒊

évoluent à des instants déterminés en notant 𝒏
l’instant présent, et 𝒏 + 𝟏 l’instant suivant (ex. Registre d’Etats
après coup d’horloge) 𝑸𝒊
Synthèse des systèmes séquentiels synchrones

Modélisation des systèmes séquentiels synchrones

Modèle de Mealy 𝑬𝒊
𝑺𝒊
Logique de
𝑄𝑖 𝑛 + 1 = 𝐹 𝐸𝑖 𝑛 , 𝑄𝑖 𝑛 Sortie (𝑮)

𝑆𝑖 𝑛 = 𝐺 𝐸𝑖 𝑛 , 𝑄𝑖 𝑛

Sortie dépend de l’Etat et des entrées

Logique de séquencement
(Etat suivant 𝑭)
Modèle de Moore

𝑄𝑖 𝑛 + 1 = 𝐹 𝐸𝑖 𝑛 , 𝑄𝑖 𝑛

𝑆𝑖 𝑛 = 𝐺 𝑄𝑖 𝑛
Registre d’Etats
𝑸𝒊
Sortie ne dépend que de l’Etat
 Synthèse des systèmes séquentiels synchrones

Modélisation des systèmes séquentiels synchrones

Modèle de Moore Modèle de Mealy

Entrées

Sortie
Entrées

Sortie
Registre Calcul des Calcul
Etat Actuel sorties sorties
Calcul état
suivant & Registre
Etat suivant Etat Actuel
Clk

Clk

Sortie ne dépend que de l’Etat Sortie dépend de l’Etat et des entrées

Très adapté pour les compteurs/décompteurs Plus flexibles que les M. de Moore mais plus
difficiles à concevoir
Synthèse des systèmes séquentiels synchrones

Synthèse de circuits séquentiels synchrones

Objectifs : Mettre en équation / en circuit les problèmes évoqués 1

• Coder les états 2

• Coder les sorties (cf. combinatoire) 3

4
Illustration : Effet disco - on dispose de 5 lampes de couleur avec
lesquelles on souhaite réaliser la séquence suivante. On dispose 5
également d’un bouton pour figer l’état du système
6

7
Machine de Moore
ou de Mealy ? 8

9
𝑠0 𝑠1 𝑠2
Synthèse des systèmes séquentiels synchrones

Synthèse de circuits séquentiels synchrones

a) Dessiner le diagramme des états 1

𝟏 𝟏 𝟏 2
𝟏
3
𝑬𝟏 / 𝟎 𝑬𝟗 / 𝟎 𝑬𝟖 / 𝟎 𝑬𝟕 / 𝟎
4
𝟎𝟎𝟎 𝟏𝟏𝟏 𝟎𝟎𝟎 𝟏𝟏𝟏

5
𝟎 6

𝟎 𝟎 𝟎 𝟎
7
𝑬𝟐 / 𝑬𝟑 / 𝑬𝟒 / 𝑬𝟓 / 𝑬𝟔 /
𝟏𝟎𝟎 𝟎𝟏𝟎 𝟎𝟎𝟏 𝟏𝟏𝟏 𝟎𝟎𝟎 8
𝟏
𝟏 9
𝟏 𝟏 𝟏
Synthèse des systèmes séquentiels synchrones

Synthèse de circuits séquentiels synchrones

b) Poser la table des états

Etat futur
Etat Sorties
Entrées (𝒔𝟎 𝒔𝟏 𝒔𝟐)
actuel
𝟎 𝟏
𝑬𝟏 𝑬𝟐 𝑬𝟏 𝟎𝟎𝟎
𝑬𝟐 𝑬𝟑 𝑬𝟐 𝟏𝟎𝟎
𝑬𝟑 𝑬𝟒 𝑬𝟑 𝟎𝟏𝟎
𝑬𝟒 𝑬𝟓 𝑬𝟒 𝟎𝟎𝟏
𝑬𝟓 𝑬𝟔 𝑬𝟓 𝟏𝟏𝟏
𝑬𝟔 𝑬𝟕 𝑬𝟔 𝟎𝟎𝟎
𝑬𝟕 𝑬𝟖 𝑬𝟕 𝟏𝟏𝟏
𝑬𝟖 𝑬𝟗 𝑬𝟖 𝟎𝟎𝟎
𝑬𝟗 𝑬𝟏 𝑬𝟗 𝟏𝟏𝟏
Synthèse des systèmes séquentiels synchrones

Synthèse de circuits séquentiels synchrones

b) Poser la table des états

Etat 𝑬𝟏 𝑬𝟐 𝑬𝟑 𝑬𝟒 𝑬𝟓 𝑬𝟔 𝑬𝟕 𝑬𝟖 𝑬𝟗

Code (𝒆𝟑 𝒆𝟐 𝒆𝟏 𝒆𝟎 ) 𝟎𝟎𝟎𝟎 𝟎𝟎𝟎𝟏 𝟎𝟎𝟏𝟎 𝟎𝟎𝟏𝟏 𝟎𝟏𝟎𝟎 𝟎𝟏𝟎𝟏 𝟎𝟏𝟏𝟎 𝟎𝟏𝟏𝟏 𝟏𝟎𝟎𝟎

Remarque

𝐷 𝑄 Etat futur recopié dans les

𝑫 = 𝑸+ entrées des bascules D
𝐻 𝑄ത

Bascule 𝐷 𝟐𝒏 états → 𝒏 bascules !!!

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Synthèse de circuits séquentiels synchrones

c) Définir la table de transitions

Etat futur Entrées des bascules

Etat Entrée 𝒃 Entrée 𝒃
actuel Sorties
𝟎 𝟏 𝟎 𝟏 (𝒔𝟎 𝒔𝟏 𝒔𝟐)
+ + + +
𝒆𝟑 𝒆𝟐 𝒆𝟏 𝒆𝟎 𝒆𝟑+ 𝒆+ + +
𝟐 𝒆𝟏 𝒆𝟎 𝒆𝟑 𝒆𝟐 𝒆𝟏 𝒆𝟎 𝒅𝟑 𝒅𝟐 𝒅𝟏 𝒅𝟎 𝒅𝟑 𝒅𝟐 𝒅𝟏 𝒅𝟎
𝟎𝟎𝟎𝟎 𝟎𝟎𝟎𝟏 𝟎𝟎𝟎𝟎 𝟎 𝟎 𝟎 𝟏 𝟎 𝟎 𝟎 𝟎 𝟎𝟎𝟎
𝟎𝟎𝟎𝟏 𝟎𝟎𝟏𝟎 𝟎𝟎𝟎𝟏 𝟎 𝟎 𝟏 𝟎 𝟎 𝟎 𝟎 𝟏 𝟏𝟎𝟎
𝟎𝟎𝟏𝟎 𝟎𝟎𝟏𝟏 𝟎𝟎𝟏𝟎 𝟎 𝟎 𝟏 𝟏 𝟎 𝟎 𝟏 𝟎 𝟎𝟏𝟎
𝟎𝟎𝟏𝟏 𝟎𝟏𝟎𝟎 𝟎𝟎𝟏𝟏 𝟎 𝟏 𝟎 𝟎 𝟎 𝟎 𝟏 𝟏 𝟎𝟎𝟏
𝟎𝟏𝟎𝟎 𝟎𝟏𝟎𝟏 𝟎𝟏𝟎𝟎 𝟎 𝟏 𝟎 𝟏 𝟎 𝟏 𝟎 𝟎 𝟏𝟏𝟏
𝟎𝟏𝟎𝟏 𝟎𝟏𝟏𝟎 𝟎𝟏𝟎𝟏 𝟎 𝟏 𝟏 𝟎 𝟎 𝟏 𝟎 𝟏 𝟎𝟎𝟎
𝟎𝟏𝟏𝟎 𝟎𝟏𝟏𝟏 𝟎𝟏𝟏𝟎 𝟎 𝟏 𝟏 𝟏 𝟎 𝟏 𝟏 𝟎 𝟏𝟏𝟏
𝟎𝟏𝟏𝟏 𝟏𝟎𝟎𝟎 𝟎𝟏𝟏𝟏 𝟏 𝟎 𝟎 𝟎 𝟎 𝟏 𝟏 𝟏 𝟎𝟎𝟎
𝟏𝟎𝟎𝟎 𝟎𝟎𝟎𝟎 𝟏𝟎𝟎𝟎 𝟎 𝟎 𝟎 𝟎 𝟏 𝟎 𝟎 𝟎 𝟏𝟏𝟏
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Synthèse de circuits séquentiels synchrones

d) Déterminer les expressions des entrées des bascules

• On cherche les équations des bascules 𝑑0 à 𝑑3 en fonction de l’entrée 𝒃 et des états actuels

5 entrées (𝑒0 , 𝑒1 , 𝑒2 , 𝑒3 , 𝑏), 4 sorties (𝑑0 , 𝑑1 , 𝑑2 , 𝑑3 )

Tableau de Karnaugh pour chaque entrée de bascule

• Dans la table de transition, les entrées des bascules 𝐷 sont un simple report de l’état futur
en fonction de l’entrée puisque l’équation d’une bascule 𝐷 est 𝐷 = 𝑄𝑛+1

• 5 entrées → th. de Shannon → on reporte 𝑏 ou 𝑏ത à la place des 1 dans un unique tableau

ത ou 𝑏 = 1 (𝑏)
de Karnaugh suivant que 𝑏 = 0 (𝑏)
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Synthèse de circuits séquentiels synchrones

d) Déterminer les expressions des entrées des bascules
𝑒1 𝑒0 𝑒1 𝑒0
𝑒3 𝑒2 00 01 11 10 𝑒3 𝑒2 00 01 11 10
00 0 0 0 0 00 0 0 𝑏ത 0
01 0 0 𝑏ത 0 01 1 1 𝑏 1
11 − − − − 11 − − − −
10 𝑏 − − − 10 0 − − −
ത 2 𝑒1 𝑒0 + 𝑒3 𝑒2
𝑑3 = 𝑏𝑒3 + 𝑏𝑒 𝑑2 = 𝑏𝑒2 𝑒1 𝑒0 + 𝑒2 𝑒ഥ1 + 𝑒2 𝑒ഥ0 + 𝑏ത 𝑒ഥ2 𝑒1 𝑒0

𝑒1 𝑒0 𝑒1 𝑒0
𝑒3 𝑒2 00 01 11 10 𝑒3 𝑒2 00 01 11 10
00 0 𝑏ത 𝑏 1 00 𝑏ത 𝑏 𝑏 𝑏ത
01 0 𝑏ത 𝑏 1 01 𝑏ത 𝑏 𝑏 𝑏ത
11 − − − − 11 − − − −
10 0 − − − 10 0 − − −

𝑑1 = 𝑏ത 𝑒ഥ1 𝑒0 + 𝑏𝑒1 + 𝑒1 𝑒ഥ0 𝑑0 = 𝑏ത 𝑒ഥ3 𝑒ഥ0 + 𝑏𝑒0

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Synthèse de circuits séquentiels synchrones

e) Déterminer les expressions des sorties

• M. de Moore → sorties fonctions de l’état actuel → 3 sorties et 4 entrées

𝑒1 𝑒0 𝑒1 𝑒0 𝑒1 𝑒0
𝑒3 𝑒2 00 01 11 10 𝑒3 𝑒2 00 01 11 10 𝑒3 𝑒2 00 01 11 10
00 0 1 0 0 00 0 0 0 1 00 0 0 1 0
01 1 0 0 1 01 1 0 0 1 01 1 0 0 1
11 − − − − 11 − − − − 11 − − − −
10 1 − − − 10 1 − − − 10 1 − − −

𝑠0 = 𝑒3 + 𝑒2 𝑒ഥ0 + 𝑒ഥ2 𝑒ഥ1 𝑒0 𝑠1 = 𝑒3 + 𝑒2 𝑒ഥ0 + 𝑒1 𝑒ഥ0 𝑠2 = 𝑒3 + 𝑒2 𝑒ഥ0 + 𝑒ഥ2 𝑒1 𝑒0

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Synthèse de circuits séquentiels synchrones

f) Schéma logique

𝑒3+
𝑑3 𝑄 𝑠0
𝑄ത

𝑒2+
𝑑2 𝑄 𝑠1
𝑏
𝑄ത
𝑒1+
𝑑1 𝑄 𝑠2
𝑄ത

𝑒0+
𝑑0 𝑄

𝑄ത

𝐻
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Synthèse de circuits séquentiels synchrones

Illustration : On souhaite concevoir une machine qui reçoit en entrée 𝑥 et qui affiche à sa sortie (𝑠2 𝑠1 𝑠0 ) le
nombre de fois qu’un 0 apparaît à cette entrée. Le compte est décrémenté de 1 à chaque fois qu’un 1
apparaît. Si une séquence de quatre 0 apparaît, le compteur est remis à 0

a) Graphe des états b) Table des états

𝑫 Sorties
𝟎/𝟏𝟎𝟎 𝟎/𝟎𝟏𝟏
Etat a) TableEtat
desfutur
états a) Table des états
actuel 𝒙=𝟎 𝒙=𝟏 𝒙=𝟎 𝒙=𝟏
𝑨 𝑩 𝑨 𝟎𝟎𝟏 𝟎𝟎𝟎
𝟏/𝟎𝟎𝟎

𝑨 𝑪 𝑩 𝑪 𝑨 𝟎𝟏𝟎 𝟎𝟎𝟎
𝑪 𝑫 𝑩 𝟎𝟏𝟏 𝟎𝟎𝟏
𝑫 𝑨 𝑪 𝟏𝟎𝟎 𝟎𝟏𝟎
𝟎/𝟎𝟏𝟎
𝟎/𝟎𝟎𝟏 𝑩
𝟒 états à coder → 𝟐 bascules
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Synthèse de circuits séquentiels synchrones

c) Table de transition d) Bascules
𝑒1 𝑒0
Etat Entrées Bascules Sorties 𝑥 00 01 11 10
Etat a) Table desfutur
états a) Table des états a) Table des états
actuel 𝒙=𝟎 𝒙=𝟏 𝒅𝟏 𝒅𝟎 𝒅𝟏 𝒅𝟎 𝒙=𝟏 0 0 1 0 1
𝒙=𝟎
1 0 0 1 0
𝟎𝟎 𝟎𝟏 𝟎𝟎 𝟎 𝟏 𝟎 𝟎 𝟎𝟎𝟏 𝟎𝟎𝟎
𝑑1 = 𝑥ҧ 𝑒1 ⊕ 𝑒0 + 𝑥𝑒1 𝑒0
𝟎𝟏 𝟏𝟎 𝟎𝟎 𝟏 𝟎 𝟎 𝟎 𝟎𝟏𝟎 𝟎𝟎𝟎
𝑒1 𝑒0
𝟏𝟎 𝟏𝟏 𝟎𝟏 𝟏 𝟏 𝟎 𝟏 𝟎𝟏𝟏 𝟎𝟎𝟏 𝑥 00 01 11 10
𝟏𝟏 𝟎𝟎 𝟎 𝟏𝟎𝟎 0 1 0 0 1
𝟏𝟎 𝟎 𝟏 𝟎 𝟎𝟏𝟎
1 0 0 0 1
𝑑0 = 𝑒1 𝑒ഥ0 + 𝑥ҧ 𝑒ഥ0
e) Expression des sorties
𝑒1 𝑒0 𝑒1 𝑒0 𝑒1 𝑒0
𝑥 00 01 11 10 𝑥 00 01 11 10 𝑥 00 01 11 10
0 0 0 1 0 0 0 1 0 1 0 1 0 0 1
1 0 0 0 0 1 0 0 1 0 1 0 0 0 1
𝑠2 = 𝑒1 𝑒0 𝑥ҧ 𝑠1 = 𝑑1 𝑠0 = 𝑑0
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Etats redondants
Etats dits équivalents

• Quand le concepteur créé deux états distincts sans que cela soit requis car ces deux états sont équivalents
• Deux règles permettent de déterminer les états équivalents → réduire le nombre d’états (i.e. nbr. de bascules)

Règle 1 : Deux états sont équivalents si pour chaque combinaison d’entrée ils ont même sorties et même état suivant

Règle 2 : On regroupe les états en différentes classes suivant leurs sorties (identique ou non). Deux états ayant
même(s) sortie(s) sont dans la même classe. Les états appartenant à une même classe sont équivalents s’ils ne
peuvent être séparés. Or, les états appartenant à une même classe doivent être séparés si les états suivants associés
à chacun d’eux sont dans des classes différentes
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Etats redondants
Ex. précédent mal posé 𝟏/𝟎𝟎𝟎

𝟎/𝟎𝟏𝟏

𝑭 𝑪

𝑮 𝑫
𝑩

𝑯 𝑬
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Etats redondants
Ex. précédent mal posé

Etat Etat futur Sorties Etat Etat futur Sorties

a) Table des états a) Table des états a) Table des états a) Table des états
actuel 𝒙=𝟎 𝒙=𝟏 𝒙=𝟎 𝒙=𝟏 actuel 𝒙=𝟎 𝒙=𝟏 𝒙=𝟎 𝒙=𝟏
𝑨 𝑩 𝑨 𝟎𝟎𝟏 𝟎𝟎𝟎 𝑨 𝑩 𝑨 𝟎𝟎𝟏 𝟎𝟎𝟎
𝑩 𝑪 𝑭 𝟎𝟏𝟎 𝟎𝟎𝟎 𝑩 𝑪 𝑭 𝟎𝟏𝟎 𝟎𝟎𝟎
𝑪 𝑫 𝑩 𝟎𝟏𝟏 𝟎𝟎𝟏 𝑪 𝑫 𝑩 𝟎𝟏𝟏 𝟎𝟎𝟏
𝑫 𝑨 𝑬 𝟏𝟎𝟎 𝟎𝟏𝟎 𝑫 𝑨 𝑪 𝟏𝟎𝟎 𝟎𝟏𝟎
𝑬 𝑫 𝑩 𝟎𝟏𝟏 𝟎𝟎𝟏 𝑭 𝑩 𝑮 𝟎𝟎𝟏 𝟎𝟎𝟎
𝑭 𝑩 𝑮 𝟎𝟎𝟏 𝟎𝟎𝟎 𝑮 𝑩 𝑭 𝟎𝟎𝟏 𝟎𝟎𝟎
𝑮 𝑩 𝑯 𝟎𝟎𝟏 𝟎𝟎𝟎
𝑯 𝑩 𝑮 𝟎𝟎𝟏 𝟎𝟎𝟎
RÈGLE 1
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Etats redondants
Ex. précédent mal posé

Etat Etat futur Sorties Etat 𝑨 𝑭 𝑮 𝑩 𝑪 𝑫

a) Table des états a) Table des états
actuel 𝒙=𝟎 𝒙=𝟏 𝒙=𝟎 𝒙=𝟏 Classe 𝟏 𝟏 𝟏 𝟐 𝟑 𝟒
𝑨 𝑩 𝑨 𝟎𝟎𝟏 𝟎𝟎𝟎
Etat + 𝑩𝑨 𝑩𝑮 𝑩𝑭 𝑪𝑭 𝑫𝑩 𝑨𝑪
𝑩 𝑪 𝑭 𝟎𝟏𝟎 𝟎𝟎𝟎
Classe + 𝟐𝟏 𝟐𝟏 𝟐𝟏 𝟑𝟏 𝟒𝟐 𝟏𝟑
𝑪 𝑫 𝑩 𝟎𝟏𝟏 𝟎𝟎𝟏
𝑫 𝑨 𝑪 𝟏𝟎𝟎 𝟎𝟏𝟎
RÈGLE 2 : 𝑨, 𝑭, et 𝑮 ∈ à la même classe. Les classes
𝑭 𝑩 𝑮 𝟎𝟎𝟏 𝟎𝟎𝟎 de leurs états suivants sont identiques. 𝑨, 𝑭, et 𝑮
𝑮 𝑩 𝑭 𝟎𝟎𝟏 𝟎𝟎𝟎 sont donc équivalents
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Implémentation avec d’autres bascules

• Bien que l’on retrouve les bascules D dans nombre d’applications (ex. FPGA), l’implémentation de bascules T
ou JK peut s’avérer plus éco.

Cas des bascules T

𝑸=𝟎⇒𝐓=𝐃
Pour une bascule 𝐷 on a 𝑸+ = 𝑫
ഥ +𝑻
Pour une bascule 𝑇 on a 𝑸+ = 𝑻𝑸 ഥ𝑸
ഥ
𝑸=𝟏⇒𝐓=𝐃

• Quand on est à l’étape d) de conception, on commence par évaluer les entrées des bascules 𝐷, et lors du
dressage des tableaux de Karnaugh :
- On garde les bits tels quels de la bascule 𝐷𝑖 quand 𝑄𝑖 vaut 0 (ex. quand 𝑒0 = 0 lors de l’évaluation de 𝑇0 )
- On inverse les de la bascule 𝐷𝑖 quand 𝑄𝑖 vaut 1 (ex. quand 𝑒0 = 1 lors de l’évaluation de 𝑇0 )
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Implémentation avec d’autres bascules

Cas des bascules JK

𝑸 = 𝟎 ⇒ 𝑱 = 𝑫 et 𝑲 = 𝑿
Pour une bascule 𝐷 on a 𝑸+ = 𝑫
ഥ + 𝑲𝑸
Pour une bascule 𝐽𝐾 on a 𝑸+ = 𝑱𝑸 ഥ
ഥ et 𝑱 = 𝑿
𝑸=𝟏⇒𝑲=𝑫

• Quand on est à l’étape d) de conception, on commence par évaluer les entrées des bascules 𝐷

- A partir du T. de Karnaugh de la bascule 𝐷𝑖 , on dresse 1 TK pour 𝐽𝑖 et un TK pour 𝐾𝑖

- TK pour 𝑱𝒊 : On garde les bits tels quels de la bascule 𝐷𝑖 quand 𝑄𝑖 vaut 0 et on place 𝑋 quand 𝑄𝑖 vaut 1

- TK pour 𝑲𝒊 : On inverse les bits de la bascule 𝐷𝑖 quand 𝑄𝑖 vaut 1 et on place 𝑋 quand 𝑄𝑖 vaut 0
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Implémentation avec d’autres bascules

Cas des bascules T

𝑒1 𝑒0 𝑒1 𝑒0
𝑥 00 01 11 10 𝑥 00 01 11 10
0 1 0 0 1 0 1 1 1 1 On inverse la valeur
1 0 0 0 1 1 0 1 1 1 du bit quand 𝑒0 = 1

𝐷0 = 𝑒1 𝑒ഥ0 + 𝑥ҧ 𝑒ഥ1 𝑇0 = 𝑥ҧ + 𝑒0 + 𝑒1

Cas des bascules JK

𝑒1 𝑒0 𝑒1 𝑒0 𝑒1 𝑒0
𝑥 00 01 11 10 𝑥 00 01 11 10 𝑥 00 01 11 10
0 1 0 0 1 0 1 − − 1 0 − 1 1 −
1 0 0 0 1 1 0 − − 1 1 − 1 1 −
𝑒0 = 0 ⇒ J = D, K = − ഥ, J = −
𝑒0 = 1 ⇒ K = D
𝐷0 = 𝑒1 𝑒ഥ0 + 𝑥ҧ 𝑒ഥ1 𝐽0 = 𝑥ҧ + 𝑒0 + 𝑒1 𝐾0 = 1