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SIMULATION

NUMERIQUE
AUTOUR DE PLDS
SOUS PROTEUS
SAISIE DE MACHINES A ETATS, GENERATION DE FICHIERS JEDEC, SIMULATION
SOUS WARP PUIS MIGRATION VERS PROTEUS VSM

1 INTRODUCTION
Cette premire journe de formation va vous permettre de vous familiariser avec l'outil de
conception graphique "Active HDL FSM" intgr l'environnement de dveloppement pour
composants logiques programmables, WARP de Cypress. A travers diffrents exercices, vous
allez apprendre gnrer des fichiers de description en langage VHDL partir de machines
tats dessines sous "Active HDL FSM".
Puis, aprs simulation sous WARP, vous gnrerez des fichiers "JEDEC" et les rendrez
compatibles avec PROTEUS.
Enfin, aprs saisie des diffrents schmas sous PROTEUS, vous procderez la
validation du bon fonctionnement de vos machines tats par simulation autour d'un
composant logique programmable de type 22V10.

2 LES MACHINES SYNCHRONES A NOMBRE FINIS DETATS
(D'aprs un travail ralis par Patrick Cohen l'IUFM de Toulouse en 1999)

Une machine tats (M.A.E.) en anglais Finite State Machine (F.S.M.) est un systme
dynamique, qui peut se trouver, chaque instant, dans une position parmi un nombre fini de
positions possibles. Elle parcourt des cycles, en changeant ventuellement dtat lors des
transitions actives de lhorloge. Larchitecture gnrale dune machine tat est prsente ci-
dessous.
Fonction
Combinatoire
Calcul
de ltat
futur
Registre
dtat
Fonction
Combinatoire
Calcul
des sorties
Horloge
Entres
Etat futur
Sorties
p
Etat actuel
n
n
q
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2.1 HORLOGE, REGISTRE DETAT ET TRANSITIONS
Le registre dtat, pilot par son horloge, constitue le cur dune machine tats. Les
autres blocs fonctionnels sont son service.

2.1.1 LE REGISTRE DETAT
Il est constitu de n bascules synchrones. Son contenu reprsente ltat actuel de la
machine. Il sagit dun nombre cod en binaire sur n bits. Lentre du registre dtat constitue
ltat futur, celui qui sera charg lors de la prochaine transition active de lhorloge. Le registre
dtat est la mmoire de la machine.
La taille du registre dtat fixe le nombre dtats accessibles. Si n est le nombre de
bascules, le nombre dtats N = 2n.

2.1.2 LHORLOGE
Le rle de lhorloge est de fixer les instants o les transitions entre tats sont prises en
compte. Entre deux fronts conscutifs de lhorloge, la machine est fige en position mmoire.


2.2 LES DIFFERENTES ARCHITECTURES
Suivant la faon dont les sorties dpendent des tats et des commandes, on distingue
deux types de machines tats : les machines de Moore et les machines de Mealy. Dans les
premires les sorties ne dpendent que de ltat actuel (la liaison en trait interrompue est
absente), pour les secondes les sorties dpendent de ltat actuel et des entres (la liaison en
trait interrompu est prsente).


2.3 OUTILS DE DESCRIPTION
Si loutil danalyse et de synthse des fonctions combinatoires est la table de vrit, le
diagramme de transition constitue loutil privilgi pour lanalyse et la synthse des fonctions
squentielles.

2.3.1 LE DIAGRAMME DE TRANSITION
On associe "une bulle" chaque valeur possible du registre dtat.
Lvolution du systme est reprsente par des flches reprsentant les transitions.
Pour quune transition soit active il faut que les trois conditions suivantes soient vrifies :

1. Le systme se trouve dans ltat "source" considr
2. La condition de ralisation sur les entres est vraie
3. Un front actif de lhorloge survient

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Pour les machines de Moore les sorties voluent aprs lactivation de la transition. Les
valeurs des sorties seront reprsentes dans les cases du diagramme.
Pour les machines de Mealy les sorties voluent aprs lvolution des entres. Les
valeurs des sorties seront reprsentes sur les flches du diagramme.



2.3.2 DU DIAGRAMME AUX EQUATIONS
Le passage du diagramme de transition aux quations est indispensable pour synthtiser
la machine tats avec des circuits standards. Loutil permettant le passage exhaustif du
diagramme aux quations est la table de transitions et dtats.
Cest une table de vrit constitue :

en entre : de ltat actuel du registre dtat
des entres de la machine tats

en sortie : de ltat futur du registre dtat
des sorties de la machine tats

Les quations des sorties du registre dtat sont ensuite adaptes au type de bascules
utilises.
Comme pour les fonctions combinatoires la complexit du problme croit de faon
exponentielle avec le nombre dtats et le nombre dentres.


Etat 0
S
0
=1
S
1
=0
Etat 1
S
0
=1
S
1
=1
Etat 2
S
0
=0
S
1
=0
E=0
E=1
E=0
E=1
E=0
Etat 0
Etat 1
Etat 2
E=0
S
0
=1
S
1
=1
E=1
S
0
=1
S
1
=0
E=0
S
0
=0
S
1
=0
E=1
S
0
=1
S
1
=0
E=0
S
0
=0
S
1
=0
Machine
de Moore
Machine
de Mealy
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2.3.3 DESCRIPTION VHDL
Le langage VHDL offre de multiples possibilits pour traduire le fonctionnement dune
machine tats. Nous ne nous intresserons qu la description comportementale. Dune faon
gnrale, seules seront envisages les fonctions squentielles synchrones.
Le processus qui dcrit le fonctionnement dune machine tats comporte deux
structures imbriques : le traitement des commandes et le traitement de ltat de dpart de
chaque transition.

Les commandes se prtent bien une modlisation par des structures hirarchiques de
connues de type : if elsif else end if.
Les tats se prtent bien une modlisation en terme daiguillage par les structures de type :
case when when others end case.

Le registre dtat est matrialis par deux lments :

Un signal interne de type bit_vector ou integer dclar de faon tre cod sur n chiffres
binaires.
Un processus, activ par le seul signal dhorloge qui est lunique endroit o le signal dtat
subit une affectation.


3 QUELQUES RAPPELS SUR LE GAL22V10
3.1 BROCHAGE



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3.2 MACRO-CELLULES DE SORTIES



3.3 STRUCTURE INTERNE


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4 PREMIERE REALISATION : SYNTHESE D'UN SEQUENCEUR
4.1 ANALYSE DU CAHIER DES CHARGES
On dsire raliser une fonction dont la sortie S recopie ltat logique prsent sur son
entre E si celle-ci est reste stable aprs 2 coups dhorloge successifs.
Lentre RAZ a t rajoute afin que ltat initial du systme soit dfini. De faon plus
gnrale,
Un systme squentiel doit toujours tre initialis. De plus, cette initialisation doit tre
asynchrone.


4.2 TRACE DES CHRONOGRAMMES


4.3 REPRESENTATION DU DIAGRAMME DE TRANSITION.

HOR
RAZ
E
S
Q_F2
HOR
E
S
t
t
t
Etat 0
S=0
E=1
E=0
E=1
E=0
RST=0
Etat 1
S=0
Etat 2
S=0
Etat 3
S=1
Etat 4
S=1
Etat 5
S=1
E=1
E=1
E=1
E=1
E=0
E=0
E=0
E=0 RAZ=0
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4.4 DESCRIPTION EN LANGAGE VHDL

library ieee ;
use ieee.std_logic_1164.ALL;

entity MAE is
port ( E,RAZ,HOR : in STD_LOGIC ;
S : out STD_LOGIC );
end MAE;

architecture COMPORTEMENT of MAE is
signal REG_ETAT : STD_LOGIC_VECTOR(2 downto 0);
process (HOR,RAZ)
begin
if RAZ='0' then REG_ETAT <= "000";
elsif (HORevent and HOR='1') then
case REG_ETAT is
when "000" => S = '0' ;
if E = '1' then REG_ETAT <= "001";
else REG_ETAT <= "000";
end if ;
when "001" => S = '0' ;
if E = '1' then REG_ETAT <= "010";
else REG_ETAT <= "000";
end if ;
when "010" => S = '0' ;
if E = '1' then REG_ETAT <= "011";
else REG_ETAT <= "000";
end if ;
when "011" => S = '1' ;
if E = '1' then REG_ETAT <= "011";
else REG_ETAT <= "100";
end if ;
when "100" => S = '1' ;
if E = '1' then REG_ETAT <= "011";
else REG_ETAT <= "101";
end if ;
when "101" => S = '0' ;
if E = '1' then REG_ETAT <= "011";
else REG_ETAT <= "000";
end if ;
when others => REG_ETAT <= "000";
end case ;
end if ;
end process ;
end COMPORTEMENT ;


4.5 LANCEMENT DU LOGICIEL WARP
A l'aide du gestionnaire de projet de WARP, nous allons maintenant raliser le squenceur
dcrit ci-dessous puis effectuer une simulation sous PROTEUS partir du fichier JEDEC
gnr aprs compilation de la machine tats.

Cliquez sur l'icne "Galaxy" pour dmarrer le gestionnaire de projet du logiciel WARP
dit par Cypress.

Galaxy

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Ouvrez un nouveau projet en slectionnant "New" dans le menu "File" du gestionnaire
de projets. Slectionnez l'option "Project [Target-Device]" et cliquez sur OK.



Cliquez sur VHDL, nommez votre projet "SEQUENCEUR", choisissez le rpertoire
C:\Cypress\TP1 comme rpertoire de sauvegarde et cliquez deux fois sur le bouton
"Suivant".




Choisissez dans la catgorie des "SPLD's", le composant cible soit un PALC22V10D-
15PC puis cliquez sur le bouton "Terminer".



Lorsque la question "Do you want to save the new project" apparat, cliquez sur le
bouton "Oui".
SEQUENCEUR
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5 TRACE DE LA MACHINE A ETATS ET COMPILATION
Slectionnez l'outil "Active-HDL FSM" dans le menu "Tools" du gestionnaire de
projets pour lancer l'diteur graphique de machines tats. Slectionnez l'option "Use
HDL Design Wizard", cliquez sur OK puis sur le bouton "Suivant".



Slectionnez l'option VHDL et cliquez sur le bouton "Suivant".



Nommez votre machine tats "SEQUENCEUR" et l'aide du bouton "Browse",
slectionnez le rpertoire de sauvegarde "C:\Cypress\TP1". Puis, cliquez sur le bouton
"Suivant".


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Choisissez les entres et les sorties de votre machine tats conformment la
figure ci-dessous puis cliquez sur le bouton "Suivant" et enfin sur le bouton
"Terminer" aprs avoir slectionn l'option "One" indiquant que vous dsirez dessiner
seulement une machine tats.





Vous tes maintenant dans l'diteur graphique de machines tats et votre cran doit
tre conforme l'image ci-dessous.


Pour une meilleure lisibilit du
code gnr, il est prfrable
de remplacer le mot "sreg" par
MAE (pour Machine Etats).
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A l'aide de l'outil graphique FSM, vous allez maintenant saisir la machine tats qui vous
permettra de gnrer automatiquement le code VHDL dcrivant fonctionnement de votre
squenceur.
La figure ci-dessous reprsente la machine tats que vous allez devoir saisir l'aide de
l'outil FSM.

S0
RAZ='0'
S5
S4
S3
S2
S1
E='1'
E='1'
E='1'
E='1'
E='1'
S<='1' S<='1'
S<='1' S<='1'
S<='1' S<='1'
S<='0' S<='0'
S<='0' S<='0'
S<='0' S<='0'
E='0'
E='0'
E='0'
E='0'
E='0'
E='0'
E='1'




Recopiez la machine tats reprsente ci-dessus.


Cliquez sur "HDL Code Generation" dans le menu droulant "Synthetis" pour gnrer
le programme cod en langage VHDL relatif votre machine tats.


Rpondez oui la question "Do you want to see the generated code". L'indication "0
errors" doit apparatre en bas de votre cran. Dans le cas contraire corrigez les
erreurs contenues dans votre "diagramme bulles" et regnrez le code VHDL.


Comparez le code gnr avec celui attendu et dcrit lors de la prsentation du
squenceur puis fates le lien avec la machines tats que vous venez de tracer.


Fermez l'diteur de texte et rduisez l'outil graphique de saisie de machines tats.
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6 COMPILATION DU CODE VHDL GENERE PAR LA MAE
A l'aide de l'outil graphique FSM, vous venez de gnrer le programme, cod en langage
VHDL relatif au squenceur dcrit dans le cahier des charges.
Il vous reste maintenant intgrer le code VHDL dans le gestionnaire de projet Galaxy et
le compiler pour gnrer un fichier au format JEDEC implantable dans un composant logique
programmable de type 22V10 et un fichier VHDL contenant les "stimulis" permettant de simuler
le fonctionnement du squenceur ralis l'aide de l'outil de simulation "Active-HDL sim".

Cliquez sur l'option "Add Files" dans le menu droulant "Project". Intgrez le code
VHDL gnr prcdemment dans le gestionnaire de projet en cliquant deux fois sur
"SEQUENCEUR.vhd" puis sur le bouton OK.
Le fichier " SEQUENCEUR.vhd" doit maintenant tre intgr au gestionnaire de projets
conformment la figure ci-dessous.




Vous pouvez visualiser le listing VHDL en cliquant deux fois sur
"SEQUENCEUR.vhd". Votre cran doit maintenant tre conforme l'image ci-dessous.



Il vous reste maintenant compiler votre projet en appuyant sur la touche F7 ou en
cliquant sur l'icne reprsente ci-dessous.


Vous retrouvez le code VHDL
gnr prcdemment.
L'diteur VHDL de WARP
affiche les instructions en
bleu, les variables en noir et
les commentaires en rouge.
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Le bas de votre cran doit maintenant tre conforme l'image ci-dessous.




7 VERIFICATION DE LA CONFORMITE AVEC LE CAHIER DES
CHARGES PAR SIMULATION
Il est maintenant indispensable de vrifier la conformit du fonctionnement de notre
squenceur avec le cahier des charges par simulation.
L'environnement WARP de Cypress met votre disposition un outil de simulation
extrmement performant qui permet de simuler en temps rel le fonctionnement d'un
composant logique programmable.

Slectionnez l'outil "Active-HDL Sim" dans le menu "Tools" du gestionnaire de projets
pour lancer le simulateur intgr l'environnement WARP.
Cliquez sur l'option "Open VHDL" du menu droulant "File" et ouvrez le fichier
"SEQUENCEUR.vhd" qui se trouve dans le rpertoire C:\Cypress\TP1\vhd.


Cliquez sur l'option "Add signals" du menu droulant "Waveform" et cliquez deux fois
sur les signaux HOR, RAZ, E et S. La partie gauche de votre cran doit maintenant tre
conforme l'image ci-dessous.



Il vous faut maintenant indiquer au simulateur que l'entre HOR est l'entre d'horloge de
votre compteur et rgler sa frquence et son rapport cyclique.
Cette annotation vous indique que
la compilation du projet a t
ralise avec succs.
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Cliquez sur le mot "hor" situ dans la colonne "Name" pour le slectionner. Cliquez
ensuite sur l'option "Stimulators" du menu droulant "Waveform" et rglez la
frquence du signal d'horloge 1MHz conformment la figure ci-dessous.



Cliquez sur le bouton "Apply" puis deux fois sur le mot "raz" situ dans la colonne
"Name" du simulateur. Compltez la bote de dialogue conformment la figure ci-
dessous en respectant l'emplacement des espaces.



Cliquez sur le bouton "Apply" puis deux fois sur le mot "e" situ dans la colonne
"Name" du simulateur. Compltez la bote de dialogue conformment la figure ci-
dessous en respectant l'emplacement des espaces.


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Cliquez sur "Apply" puis sur "Close". Votre simulateur est maintenant prt
fonctionner.

Choisissez un pas de simulation de 800ns puis lancez la simulation afin de vrifier la
conformit de vos chronogrammes avec le cahier des charges en actionnant
rgulirement la touche "E" de votre clavier

Si vous avez fix le type "squentiel" pour la sortie S, vous devez constater un
problme de fonctionnement : En fait, le cahier des charges n'est pas respect. La
sortie S ne prend pas en compte le changement d'tat de l'entre E au troisime front
d'horloge mais au quatrime. Pour corriger ce problme, vous devez modifier votre
machine tats conformment la figure ci-dessous ou fixer le type "combinatoire"
pour la sortie S.

S0
RAZ='0'
S5
S4
S3
S2
S1
E='1'
E='1'
E='1'
E='1'
E='1' S<='0' S<='0'
S<='0' S<='0'
E='0'
E='0'
E='0'
E='0'
E='0'
E='0'
E='1'
S<='1' S<='1'
S<='1' S<='1'
S<='1' S<='1'
S<='0' S<='0'


Recompilez votre machine tats et relancez la simulation pour valider la conformit
de votre nouveau squenceur avec la cahier des charges.

La copie d'cran ci-dessous montre le fonctionnement du squenceur aprs
modification de la machine tats.



Si le fonctionnement de votre squenceur est parfaitement conforme au cahier des
charges, vous pouvez maintenant fermer l'outil de simulation et l'outil graphique de
saisie de machines tats.
Maintenant, la
sortie change
d'tat l'entre
dans "la bulle"
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8 GENERATION DU FICHIER JEDEC
Nous allons maintenant procder l'affection des broches d'entre et sorties sur le GAL
22V10 et modifier le fichier JEDEC gnr de manire le rendre compatible avec PROTEUS.

A partir du gestionnaire de projet Galaxy, ajoutez l'instruction : attribute pin_numbers of
sequenceur:entity is "HOR:1 RAZ:2 E:3 S:23"; aprs la dclarations des entres et sorties
dans l'entit du programme SEQUENCEUR.vhd.

Relancez la compilation en actionnant la touche F7.

Vrifiez le "Pinout" et le taux d'utilisation du PLD dans les fichiers de sortie gnrs
gnr lors de la compilation.


9 SIMULATION SOUS PROTEUS VSM

Procdez la saisie du schma structurel du squenceur sous Proteus VSM.

Lancez la simulation. Que constatez-vous ?

Modifiez le fichier JEDEC de manire le rendre compatible avec Proteus et relancez
la simulation.


10 ET MAINTENANT, A VOUS
10.1 REALISATION D'UN DE ELECTRONIQUE
On se propose de raliser un d lectronique avec affichage LEDs.
Il devra tre quip dun bouton poussoir not BP et de 7 leds notes D1 D7.
Tant que le bouton poussoir BP est appuy, le d parcourt un cycle de 6 tats "grande
vitesse" (suffisamment vite pour ne pas tre distingu par un il humain).
Ds que le bouton poussoir BP est relch, le d sarrte dans lun des 6 tats du cycle.
Les 6 tats du cycle sont les suivants :






Etat 1 Etat2 Etat 3 Etat 4 Etat 5 Etat 6

Le reprage des LEDS sera effectu comme suit : de gauche droite et de haut en bas,
D1, D2..D7. La led centrale est donc D4, la led en bas droite est D7.

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Travail demand

Crez un nouveau projet sous Galaxy, tracez la machine tats sous "Active-HDL
fsm", simulez votre projet sous "Active-DDL-sim" puis validez le bon fonctionnement
de votre projet sous Proteus VSM.


10.2 L'ABEILLE BALADEUSE
(D'aprs une ide originale de Louis Reynier, enseignant en BTS SE au lyce Cabanis)

Une abeille-jouet roulettes pour enfants se prsente sous la forme suivante :












Un moteur courant continu entrane les roues de labeille. Une commande par relais
permet dinverser le sens de rotation du moteur par inversion de la polarit. Labeille est
quipe dun capteur lavant (Capteur AV) et dun capteur larrire (Capteur AR). Ces
capteurs sont en fait de simples boutons poussoirs.
Lappareil est quip de 2 boutons poussoirs sur le dos de labeille : un bouton poussoir
qui active le fonctionnement de labeille (Bouton poussoir M) et un qui permet de larrter
(Bouton poussoir A).
La gestion du vhicule est assure par un systme squentiel synchrone embarqu :.












Variables dentre :
AV : Bouton poussoir Avant : 1 si un obstacle est prsent
AR : Bouton poussoir Arrire : 1 si un obstacle est prsent
M : Bouton poussoir Marche : 1 si le Bouton poussoir est appuy.
A : Bouton poussoir Arret : 1 si le Bouton poussoir est appuy.
AV
AR
M
A
D
I
GESTION DU
VEHICULE
AV AR
M A
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Variables de sortie :
D : Commande du moteur dans le sens direct ( 1 en marche avant)
I : Commande du moteur dans le sens inverse( 1 en marche arrire)

Nota : Vhicule arrt D=0 et I = 0

Le fonctionnement de labeille est le suivant :

Ds que lutilisateur appuie sur M (M=1), labeille se met en marche avant. (D=1). Ds
quun obstacle est dtect lavant (AV=1), labeille recule (I=1) jusqu ce quun obstacle soit
dtect larrire (AR =1). Le cycle continue jusqu ce que lutilisateur appuie sur A (A=1), le
moteur sarrte (D=0, I=0).

Remarque : Quand le vhicule recule, un dispositif mcanique met les roues en position
de tourner ; ce qui permet au vhicule de ne jamais rester sur le mme parcours.

Travail demand

Crez un nouveau projet sous Galaxy, tracez la machine tats sous "Active-HDL
fsm", simulez votre projet sous "Active-DDL-sim" puis validez le bon fonctionnement
de votre projet sous Proteus VSM.


10.3 UN CHENILLARD AVEC DEUX SENS DE ROTATION
(D'aprs une ide originale de Louis Reynier, enseignant en BTS SE au lyce Cabanis)

On se propose de raliser un systme squentiel synchrone constitu de 2 entres T et H
et de 4 sorties L1, L2, L3, L4 (LEDs):










Le principe de fonctionnement devra tre le suivant :

T H Fonctionnement
0 0 Arrt en position initiale : Etat A
0 1 Horaire : on parcourt le cycle A,B,C,D,A..( sens horaire)
1 0 Trigo : on parcourt le cycle dans lordre A,D,C,B,A..( sens trigo)
1 1 Blocage dans ltat courant (Affichage fig sur A,B,C, ou D)
T
H
Systme
squentiel
synchrone
L1
L2
L3
L4
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Travail demand

Crez un nouveau projet sous Galaxy, tracez la machine tats sous "Active-HDL
fsm", simulez votre projet sous "Active-DDL-sim" puis validez le bon fonctionnement
de votre projet sous Proteus VSM.

LED teinte LED allume
L3
L1
L2 L4
L1
L2 L4
L3
L1
L2 L4
L3
L1
L2 L4
L3
B) A)
C) D)