Université Cadi Ayyad Année universitaire 2020-2021

Faculté des Sciences Semlalia Prof : NKHAILI LAHCEN

Département de Physique
TD N°4 : corrigé (suite)

II. SYNTHÈSE DES CIRCUITS LOGIQUES COMBINATOIRES :

A- Réalisation d’une fonction logique par un multiplexeur

Soit F une fonction booléenne représentée par la forme canonique simplifiée suivante :
F  a, b, c, d    (0,3,8,11,14,15)
 a ,b ,c ,d 

Multiplexeur 161 16=24 (4 entrées d’adresse A,B,CetD)

A B C D F S
0 0 0 0 1 E0
E0 0 0 0 1 0 E1
E1 0 0 1 0 0 E2
E2 0 0 1 1 1 E3
E3 0 1 0 0 0 E4
E4 0 1 0 1 0 E5
E5 0 1 1 0 0 E6
E6 F 0 1 1 1 0 E7
E7 Mux 16 1 1 0 0 0 1 E8
E8 1 0 0 1 0 E9
E9 1 0 1 0 0 E10
E10 1 0 1 1 1 E11
E11 1 1 0 0 0 E12
E12 1 1 0 1 0 E13
E13 1 1 1 0 1 E14
E14 1 1 1 1 1 E15
E156
E7

1 A B C D
 Multiplexeur 81 8=23 (3 entrées d’adresse A,BetC)

Le principe consiste à exprimer F en fonction des

variables non utilisées (ici, D).

A B C D F S
E0 0 0 0 0 1
0 0 0 1 0 E0= D
E1
E2 0 0 1 0 0
E1=D
E3 0 0 1 1 1
E4 Mux 8 1 F 0 1 0 0 0
E2=0
E5 0 1 0 1 0
E6 0 1 1 0 0
E3=0
E7 0 1 1 1 0
E7 1 0 0 0 1
1 0 0 1 0 E4= D
E8
E9 1 0 1 0 0
E5=D
1 0 1 1 1
1 1 0 0 0
E6=0
D A B C 1 1 0 1 0
1 1 1 0 1
E7=1
1 1 1 1 1

D (A, B, C)(0, 1,0)  E2  F=0

 Multiplexeur 41 4=22 (2 entrées d’adresse A,B)

Le principe consiste à exprimer F en fonction des

variables non utilisées (ici C, D).

A B C D F S
0 0 0 0 1
0 0 0 1 0
E0 0 0 1 0 0 E0  C  D
E1 F 0 0 1 1 1
E2 Mux 4 1 0 1 0 0 0
E3 0 1 0 1 0
E1=0
E7 0 1 1 0 0
CD E8 0 1 1 1 0
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0 E2  C  D
A B 1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
C D 1 1 1 0 1
E3=C
1 1 1 1 1
 B. décodeur
1. Rappeler les équations de sortie d'un décodeur 3 vers 8 :

S0
S1
c S2
b Décodeur 3-8 S3
a S4
S5
S6
S7

2. Générer les fonctions suivantes par un décodeur 3 vers 8 :

F1  abc  abc  S6  S5
F 2  ab  abc  abc  abc  abc  S6  S 7  S3
F 3  abc  abc  abc  S1  S 2  S 4

décimal a b c s7 s6 s5 s4 s3 s2 s1 s0 F1 F2 F3
0 0 0 0 0 0 0 0 0 0 0 1 0 0 0
1 0 0 1 0 0 0 0 0 0 1 0 0 0 1
2 0 1 0 0 0 0 0 0 1 0 0 0 0 1
3 0 1 1 0 0 0 0 1 0 0 0 0 1 0
4 1 0 0 0 0 0 1 0 0 0 0 0 1 1
5 1 0 1 0 0 1 0 0 0 0 0 1 0 0
6 1 1 0 0 1 0 0 0 0 0 0 1 1 0
7 1 1 1 1 0 0 0 0 0 0 0 0 1 0

S0
S1 F3
Décodeur 3-8

S2
c S3
b S4
a S5 F1
S6
S7

F2
 3. Réaliser un décodeur 5 vers 32 à partir des décodeurs 3 vers 8 possédants une entrée de
validation V (V=1: circuit sélectionné, V=0 : circuit désélectionné, les huit sorties restent à 0
quelles que soient les entrées D, E, F).

S0
S1
F S2
B C V DECODEUR
E S3

D0
0 0 S0 D0 D S4
0 1 S1 D1 S5
1 0 S2 D2 S6
1 1 S3 D3 S7
V

Les sorties de ce premier

décodeur seront utilisées
pour activer un second
étage de décodeur S8
S9
(D0D1D2D3)
S10
S11

D1
S12
S13
S0 S14
S1 S15
Décodeur 3-8

C S2 V
B S3
A S4
S5
S6
S7 S16
V S17
S18
S19
D2

S20
S21
S22
S23
V

S24
S25
S26
S27
D3

S28
S29
S30
S31
V