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Circuits Logiques Programmables
Circuits Logiques Programmables
PLAN
Introduction Les mmoires vives Les mmoires mortes volution des composants programmables Les FPGA
I INTRODUCTION
Il existe deux grandes familles de circuits logiques programmables : Les mmoires programmables Les PLD (programmable logic device)
RAM Statique
d a ta 1 2 \d a ta
m em 2 s e le c t 1
Info stocke dans un condensateur sous forme de charge lectrique Plus grande intgration mais ncessite des oprations de rafrachissement. Rafrachissement= lire le bit et le rcrire environ toutes les 10nsec Avec rafrachissement Tension en volts
5
3
2
0
1 0
temps
RAM dynamique
Un seul transistor : gain de place Cycle complexe de lecture Lecture puis r-criture Cycle de rafrachissement
s e le c t
d a ta
Les donnes ne peuvent tre que lues Lcriture se fait soit lors de la fabrication ou ncessite un matriel spcialis. La donne est retenue mme en absence du courant (donne non volatile)
Structure : ET fixes (les circuits de dcodage d'adresse) OU programmables (les donnes places dans la mmoire).
A D R E S S E S
00 01 10 11
Zone mmoire
ROM (suite)
Fusibles mtalliques ou Si
Lignes mtalliques : interconnexions Intact Programm
Rem : Antifusibles
UV-PROM
Grille isole
Grille de contrle
Isolant
UV-EPROM / EEPROM
Dure de rtention
La qualit de l'isolant tant excellente, la dure de rtention des charges atteint au minimum 10 ans 70 C, c'est--dire jusqu' 100 fois plus 25 C
On expose la puce un rayonnement ultraviolet. Les photons, communiquent leur nergie aux lectrons et leur font franchir la barrire en sens inverse
Effacement
Ce sont des PROM effaables lectriquement octet par octet si ncessaire. Les EPROM FLASH sont effaables globalement, sont plus rapides et plus simples (1 CMOS par bit) que les EEPROM. Toutes deux sont programmables en circuit.
Comparaison
Plus de performance
GSM =>GPRS =>EDGE =>UMTS Bluetooth 11 Mbits/s =>Hiperlan2 54 Mbits/s
REUTILISATION
Approche retenue pour limiter les cots Conception dun Systme On Chip partir de blocs prdfinis : Intellectual Properties
Normalisation des interfaces Environnement de dveloppement (co-design, co-specif, coverif) Performances moyennes (peu optimis)
MERCI ...
ARCHITECTURES
CONCEPTION
UTILISATION
DES
FPGA
PLAN
I. II. III. IV. V. VI. VII. VIII. Introduction, historique FPGA vs ASIC Architecture et conception des FPGA Famille de FPGA Altera Famille de FPGA Xilinx Autres Exemples de FPGA Utilisation des FPGA, CAO CoDesign, SORC et nouvelles Conclusion
I. INTRODUCTION
Dfinition
En franais : Composant, constitu dun ensemble de ressources logiques lmentaires configurables pouvant tre mises en relation par un rseau dinterconnexions galement configurable
Historique
IXme av JC Les chinois comptent avec un boulier ! 1640 1875 1940 1946 Blaise Pascal, invente une machine mcanique additionner et soustraire : la Pascaline Sir J.W. Swan invente le tube incandescence Utilisation des premires PLL (principe tudi en 1932 par Bellescize) ENIAC 1er calculateur lectronique (18 000 tubes, tient dans un hall de 10*17m) Von Neumann prsente le concept de programme enregistr 1948 Bardeen, Brattain et Shockley (Bells Labs) inventent le transistor bipolaire 1er ordinateur le SSEC dIBM 1950 1958 1er circuit reconfigurable the fuse configurable diode matrix Harris Semiconductor Jack Kibly invente le circuit intgre, brevet Texas Fairchild dpose un brevet sur la fabrication des CI par procd Planar 1962 Famille TTL
Historique
1968 Famille MOS Robert Noyce et Gordon Moore crer une startup : intel 1er PLA read only associative memory ROAM IBM 1969 1970 Neil Amstrong marche sur la Lune Introduction du terme PAL Texas Instrument 1re ROM, Harris Semiconductor 1971 1972 1973 1975 1978 1980 1981 intel, 1er UV-PROM (effaable par UV) Intel, 1er processeur : 4004 Andr Truong et Francis Grenelle mettent au point et commercialisent le 1er micro-ordinateur du monde, le Micral, made in France ! Un certain Bill Gates fonde une petite socit dinformatique : Microsoft 1re famille PAL commerciale, MMI Premiers microprocesseurs 32 bits chez intel et Motorola IBM lance le PC
Historique
1983 1984 1984 1er GAL effaable lectriquement, Lattice Apple lance le Macintosh Introduction du FPGA par XILINX : le XC2000 (de 600 1500 portes) cration de la socit ALTERA Technologie CMOS UV-EPROM 1985 1992 1993 2001 2005 mise sur le march du 1er FPGA XILINX 1er FPGA Altera : le Flex 8000 (15 000 portes max) Technologie EEPROM Lancement du Virtex II Xilinx (jusqu 10 millions de portes) FPGA avec des capacits suprieures 50 millions de portes fonctionnant des frquences surpassant les 500 MHz
1000000
REVENUS NETS EN $
800000
600000
400000
200000
1996
1997
1998
1999
2000
XILINX
ALTERA
40
35
30
25
% 20
15
10
0 1998 1999
ANNEE
2000
Other 8%
Actel 6%
Lattice 14%
Xilinx 38%
Altera 34%
volution de la technologie
volution volution de de la la technologie technologie
0.18 0.35 0.25 quatre couches cinq couches six couches de mtal de mtal de mtal 32% 1996 19% 1998 12% 1999
2002 : techno cuivre 0.13 m 8 couches de mtal 2004 : techno cuivre 0.09 m 12 couches de mtal (200 000 portes/mm)
volution de la technologie
La technologie cuivre (aujourdhui matrise) permet daugmenter la rapidit des circuits donc daugmenter les frquences de fonctionnement
Problmes techniques
Pourcentage de perte la fabrication du laugmentation de la taille des wafers (de 200 300 mm) =>
300 mm 200 mm
(Source : Altera)
volutions
- 46% par an
Densit (logique)
+ 55% par an
+ 35% par an
volutions
Daprs Xilinx, en 2005 les plus gros FPGA auront des capacits de 50 millions de portes des complexits de 2 billions de transistors utilisant des technologies 70 nm avec 12 couches de mtallisations (cuivre) avec des curs de microprocesseurs cbls cadencs 1GHz
FPGA
ASIC
Full Custom
ASIC
Standard cell
Sea of gate
FPGA
CPLD
PAL
Antifuse
: Application Specific Integrated Circuit : Field Programmable Gate Array : Complex Programmable Logic Device : Programmable Array Logic : Generic Array Logic = PAL : Static Random Access Memory
PLD
Full Custom
Standard cell
Sea of gate
FPGA
CPLD
PAL
Antifuse
ASIC
Au dpart
Au final
SPECIFICATIONS
Full Custom
Standard cell
Sea of gate
FPGA
CPLD
PAL
Antifuse
ASIC
Au dpart
Au final
+ +
Full Custom
Standart cell
Sea of gate
FPGA
CPLD
PAL
Antifuse
ASIC
Au dpart
Au final
SPECIFICATIONS
PAL
ASIC
Full Custom
Standart cell
Sea of gate
FPGA
CPLD
PAL
Antifuse
PAL
PAL
Matrice de ET ralisant tous les produits possibles (maxtermes) connecte aux sorties par des OU
CPLD
ASIC
Full Custom
Standart cell
Sea of gate
FPGA
CPLD
PAL
Antifuse
CPLD
CPLD
Les CPLDs regroupent plusieurs PALs interconnects par un rseau de connexions programmables.
PAL
PAL
E/S
MATRICE DINTERCONNECTIONS
E/S
Ces circuits ne sont plus utiliss aujourdhui car remplacs par les FPGAs.
PAL
PAL
FPGA
ASIC
Full Custom
Standart cell
Sea of gate
FPGA
CPLD
PAL
Antifuse
FPGA
Comparaison
ASIC CARACTERISTIQUES DENSITE FLEXIBILITE ANALOGIQUE PERFORMANCE TEMPS DE CONCEPTION COUT DE CONCEPTION UTILISATION DES OUTILS VOLUME DE PRODUCTION FPGA GATE ARRAY FAIBLE GRANDE NON FAIBLE TRES PETIT TRES PETIT SIMPLE PETIT MOYENNE PETITE NON MOYENNE MOYEN MOYEN COMPLEXE MOYEN STANDARD CELL MOYENNE MOYENNE OUI BONNE MOYEN MOYEN COMPLEXE GRAND FULL CUSTOM GRANDE GRANDE OUI TRES BONNE GRAND TRES GRAND TRES COMPLEXE GRAND
Capacits compares
Nombre de portes (log)
100 M 10M 1M 100 k 10k 1k
t i c pa a C
x a m
IC S A
anne1997
2001
FPGA
ASIC
10
APPRENTISSAGE
SAISIE
COMPILATION
SIMULATION
FABRICATION
Nick Tredennick, Brion Shimamoto. The Rise of Reconfigurable Systems. In proceeding of Engineering of Reconfigurable Systems and Algorithms, ERSA2003. June 23-26,Las Vegas, Nevada, USA.
Volume
ASIC FPGA
-coup de production
Conception prototypage
Pr-srie
Production
Fin de vie
Temps
Les ASIC
AVANTAGES hautes intgrations
hautes performances (vitesse, low-power) cots faibles pour de gros volumes de production personnalisation scurit industrielle
Les FPGA
AVANTAGES possibilit de prototypage
time-to-market faible adaptabilit aux futurs volutions grce la reconfiguration
Conclusion
Le choix entre FPGA ou ASIC, se fait en fonction du cahier des charges de lapplication : temps de mise sur le march et dure de vie courte trs petit nombre de circuits optimisation des performances grande srie ASIC FPGA
FPGA
ASIC
Les FPGA sont les rares produits dlectronique qui profite de la crise conomique actuelle dans le domaine des technologies de pointes ceci pour plusieurs raisons : diminution des volumes de production diminution de la dure de vies des produits possibilits techniques des FPGAs largement suffisantes pour la plus part des applications
Full Custom
ASIC
Standard cell
Sea of gate
FPGA
CPLD
PAL
Antifuse
: Application Specific Integrated Circuit : Field Programmable Gate Array : Complex Programmable Logic Device : Programmable Array Logic : Generic Array Logic = PAL : Static Random Access Memory
PLD
PAL
10 100
Programmable
Fixe
Non
GAL
10 100
Programmable
Fixe
Electriquement
EPLD
100 3000
Programmable
Fixe
FPGA
3000 6.000.000
Programmable
Programmable
a) Les PAL
Linvention des PAL date dune vingtaine danne, ce sont les ingnieurs de la socit MMI rachete par AMD qui ont eut lide dutiliser la technologie des fusibles. Ce sont des composants programmables une seule fois.
a
1 1
&
&
&
&
>1 Q0 Q1
>1
: Fusible intact Q0 Q1
: Fusible intact
Q0 = a . b + a. b
Q0
Q1 Q1 = a.b + a.b
PLD programm
I/O
Les diverses possibilits de ces circuits et leur standardisation ont conduit les constructeurs dfinir une nomenclature permettant de dcoder assez facilement la rfrence des PALs. PAL : PAL (CE) : CE pour version CMOS Lettre(s) Code(s) Structure de sortie XX : Nombre dentres AB : Structure de sortie L Combinatoire active bas YY : Nombre de sorties C : Consommation H Combinatoire active haut ZZ : Vitesse DEF : Type de botier C Combinatoire complmentaire
R RA X V Registre synchrone (D) Registre asynchrone Registre OU exclusif Versatile
emarques : Le nombre dentres varie entre 10 et 22. Le nombre de sorties varie entre 1 et 10. La puissance est indique par une lettre code. La vitesse indique le temps de propagation en nS. Les versions versatiles ont une cellule de sortie programmable permettant dobtenir nimporte quel autre type de structure de sortie (L, H, R ...). Les versions CMOS (CE) sont effaables lectriquement. Les fusibles sont remplacs par des transistors de type MOS FET. Ce ne sont ni plus ni moins que des GALs . xemple : PAL 16 L 8 H 15 PC
PAL22V10
ZOOM
Complet
b) Les GAL
Les GAL sont des PAL technologie CMOS, cest dire programmables et surtout effaables lectriquement. On retrouve les mmes rfrences quen PAL. Protection contre la duplication. Les GAL sont dots dun bit de scurit qui peut tre activ lors de la programmation empchant ainsi toute lecture du contenu du circuit. Ce bit est remis zro seulement en effaant compltement le GAL. Il est constitu dun ensemble de huit octets, appel signature lectronique, pouvant contenir des informations diverses sur le produit.
c) Les EPLD
Gnralits
Lintroduction des EPLD telle que la voulue ALTERA visait deux buts : Densit dintgration suprieure aux PAL Fonctionner une vitesse au moins gale aux PAL bipolaires
L'architecture, retenue par Xilinx, se prsente sous forme de deux couches : une couche appele circuit configurable, une couche rseau mmoire SRAM.
LES FPGA
La couche dite 'circuit configurable' est constitue d'une matrice de blocs logiques configurables CLB permettant de raliser des fonctions combinatoires et des fonctions squentielles. Tout autour de ces blocs logiques configurables, nous trouvons des blocs entres/sorties IOB dont le rle est de grer les entres-sorties ralisant l'interface avec les modules extrieurs . La programmation du circuit FPGA appel aussi LCA (logic cells arrays) consistera par le biais de l'application d'un potentiel adquat sur la grille de certains transistors effet de champ interconnecter les lments des CLB et des IOB afin de raliser les fonctions souhaites et d'assurer la propagation des signaux. Ces potentiels sont mmoriss dans le rseau mmoire SRAM.
La SRAM
La configuration du circuit est mmorise sur la couche rseau SRAM et stocke dans une ROM externe. Un dispositif interne permet chaque mise sous tension de charger la SRAM interne partir de la ROM. Ainsi, un mme circuit peut tre exploit successivement avec des ROM diffrentes puisque sa programmation interne n'est jamais dfinitive. On voit tout le parti que l'on peut tirer de cette souplesse en particulier lors d'une phase de mise au point. La mise au point d'une configuration s'effectue en deux temps: une premire tape purement logicielle va consister dessiner puis simuler logiquement le circuit fini, puis lorsque cette tape sera termine on effectuera une simulation matrielle en configurant un circuit rel et l'on pourra alors vrifier si le fonctionnement rel correspond bien l'attente du concepteur, et si besoin est identifier les anomalies lies gnralement des temps de transit rels lgrement diffrents de ceux supposs lors de la simulation logicielle ce qui peut conduire des tats instables voire mme errons..
Les architectures
Larchitecture reflte la topologie du rseau de routage
Trois grands styles architecturaux saffrontent lots de calcul, majoritaire chez Xilinx hirarchique, majoritaire chez Altera logarithmique, un peu exotique...
Les lments fonctionnels (logique, mmoire, IO) sont regroups sous forme de matrice
Ce type darchitecture est trs rpandu, en particulier chez Xilinx, mais aussi chez ATMEL
Architectures globales
EC
Matrice de connexions
BC
MC
Bloc de connexions
EC BC
EC
Architecture hirarchique
Les rseaux de routage dune architecture hirarchique dpendent du niveau de hirarchie dans lequel on se trouve. Ceci permet une optimisation du routage par niveau
Architecture hirarchique
Architecture hirarchique
Rseau de routage de niveau 3 lment Hirarchique de niveau 3 lments logiques lments de mmorisation ...
Architecture logarithmique
Architecture hirarchique dans laquelle chaque niveau i correspond une matrice de 42i cellules de bases. Chacun de ces niveaux possde des ressources de longueur 42i-1 .
Architecture logarithmique
Cell Cell Cell Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Matrice de 16 cellules
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
Cell
4*4
4*4
4*4
4*4
16*16
16*16
16*16
16*16
4*4
4*4
4*4
4*4
16*16
16*16
16*16
16*16
4*4
4*4
4*4
4*4
16*16
16*16
16*16
16*16
4*4
4*4
4*4
4*4
16*16
16*16
16*16
16*16
Les lments logiques configurables sont les briques de bases de tous les FPGA, ils sont majoritairement raliss autour de LUT, Look Up Table, de chane de propagation rapide de la retenue et de bascule D.
In 0 In 1 In 2 In 3
SRAM
LUT 4
Out
SRAM SRAM SRAM
Out
In 0
In 1
In 2
In 3
0 1 1 0 0 1
Out
In 0 = 0
In 1
In 2
In 3
0 1 1 0 0 1
Out
In 0 =0
In 1
In 2
In 3
0 1 1 0 0 1
Out
In 0 =0
In 1 = 1
In 2
In 3
0 1 1 0 0 1
Out
In 0 =0
In 1 = 1
In 2
In 3
0 1 1 0 0 1
Out
In 0 =0
In 1 = 1
In 2 =1
In 3 = 1
0 1 1 0 0 1
ENTREES
LUT
FAST CARRY CHAIN
D Q
SORTIES
HORLOGE
Carry-Out
Les circuits sont de plus en plus grands => augmentation de la longueur des connexions => les chemins dhorloges sont plus longs => plus de retard => ASYNCHRONISME MALSAINT !!!
Le problme 2 : CLOCK SKEW : Dcalage entre les transitions de la mme horloge diffrents points dun circuit. Le problme 3 : on peut avoir besoin de plusieurs horloges dans un mme circuit
UART
External
Trace Module
SRAM
SRAM
SRAM
Timer I-CACHE Interrupt D-CACHE ARM922T Watchdog 8K Bytes Controller 8K Byte Timer
Coeur de processeur
DPRAM DPRAM DPRAM
XA1
LEs ESB Bytes 4160 6.5K 32 Kbytes SRAM 16 Kbytes DPRAM
FPGA
LEs ESB Bytes 16400 26K
XA4
128 Kbytes SRAM 64 Kbytes DPRAM
38400 40K
XA10
Xilinx propose aussi une version de son circuit Virtex II avec un cur de processeur le Virtex II-Pro comprenant : de 1 4 curs Power-PC (RISC 32 bits) 125MHz matrice VIRTEX avec capacit de 900 mille portes
Dans la plupart des cas il faut deux alimentations Attention la consommation des E/S => minimiser leur nombre !!!
Technologiquement pour permettre aux entres sorties de supporter des tensions dalimentations jusqu 3.3V on effectue plusieurs oxydations avec des masques spciaux
De cette faon la technologie utilise pour les entres-sorties nest pas la mme que pour le cur
RESSOURCES LOGIQUES 5%
Les architectures de FPGA sont donc trs varies, tant aux niveau du routage que du grain des ressources qui les composent. Savoir quels types darchitecture et de ressources sont les plus en adquation avec lapplication que lon dveloppe reste un challenge aujourdhui.
La famille ALTERA
1984 1988 1992 1995 1997 1999 2000 2000 2001 2001 Dbuts dAltera qui vend des EPLD Lancement des CPLD MAX (Multiple Array matriX) qui sont des ftus de FPGA 1er FPGA Altera : le FLEX 8000 (15 000 portes) (Flexible Logic Element matriX) technologie 0.5 m Lancement de la famille FLEX 10K (250 000 portes) Famille FLEX 6K bas cots (24 000 portes) Famille APEX 20K (1 500 000 portes) Famille APEX 20K C utilisant la technologie cuivre Famille APEX 20K E avec plus de ressources mmoires technologie 0.18 m Circuit Excalibur couplant une matrice FPGA APEX 20K 1000 et un cur de processeur ARM 9 Famille APEX II (dont le but est de concurrencer le Virtex de Xilinx) (3 000 000 de portes) technologie 0.15 m
Fvrier 2002 : Lancement du STRATIX concurrent direct du Virtex II Xilinx, technologie cuivre 0.13 m Septembre 2002 : Lancement du Cyclone un petit FPGA (architecture STRATIX) pour application grand public bas-cots
La famille ALTERA
STRATIX
APEX II - Caractristiques
Le plus gros composant disponible est lAPEX II EP2A70 Caractristiques MAX: 3 000 000 de portes utilisables 1 146 880 bits de mmoires RAM soit 140 Kilo octets 4 PLL cur aliment en 1.5 V 1 060 entres sorties (tension 1.5 V, 1.8 V, 2.5 V ou 3.3 V) 380 Mbps de dbit en entres sorties technologie cuivre 0.15 m 8 niveaux de mtallisation taille de la puce 40*40 mm soit 1600 mm
APEX II - Architecture
Larchitecture est de type hirarchique, au premier niveau de hirarchie apparaisse les MegaLAB : Mega Logic Array Block
70 colonnes de MegaLAB
APEX II - MegaLAB
Un MegaLAB contient de 16 24 LAB (Logic Array Block) et 1 ESB (Embedded System Block)
APEX II - LAB
APEX II - LE
APEX II - ESB
Bloc de mmoire de 4096 bits configurable en simple ou double port Peut tre utilis en CAM (Content Access Memory) et en matrice PAL
APEX II - PLL
Stratix
Stratix - Architecture
Stratix - Architecture
volutions futures
Progression de la famille STRATIX: Version Excalibur avec un cur ARM10 Version bas cots, plus petite, pour les grandes sries (=> CYCLONE)
La Famille XILINX
1985 1987 1991 1995 1996 1998 1999 1999 2000 2001 2002 Lancement de la 1er famille de FPGA Xilinx le XC2000 (1500 portes - obsolte) Famille XC3000 (6000 portes - obsolte) Famille XC 4000 (500 000 portes) Famille XC 5200 spciale petit design (18 000 portes) 0.6 m 6 couches Innovations avec la famille XC 6200 (100 000) visant le coprocessing et le reconfigurable dynamiquement, echec commercial Famille SPARTRAN vise la souplesse dutilisation et les petits design Famille VIRTEX vise les fortes capacits ( 4 millions de portes) techno 0,22 m 5 niveaux de mtallisation VIRTEX-E amlioration du VIRTEX avec plus de mmoires, techno 0.18 m 6 niveaux de mtallisation Famille SPARTRAN II, FPGA moyennes capacits (100 000 portes) bas cots, ce sont de petits VIRTEX, techno 0.18 m 6 niveaux de mtallisation Famille VIRTEX II, toujours plus fort (10 millions de portes) techno 0.15 m 8 niveaux de mtallisation, avec des transistors rapide 0.12 m Famille VIRTEX II-Pro qui contient 4 curs de P RISC Power-PC
La Famille XILINX
Virtex II - Caractristiques
Le plus gros composant disponible est le VIRTEX II XC2V 10000 Caractristiques MAX: 10 millions de portes utilisables (122 880 LUT et 10 *+ de bascule D) 5 376 K bits de mmoires RAM soit 656 Kilo octets 192 Multiplieurs (18*18 bits 200MHz) 12 DLL cur aliment en 1.5 V 1 108 entres sorties (tension 1.5 V, 1.8 V, 2.5 V ou 3.3 V) Frquence interne 420 MHz 840 Mbps de dbit en entres sorties technologie allu 0.15m 8 niveaux de mtallisation taille de la puce 40*40 mm soit 1600 mm
Virtex II - Architecture
CLB : Configurable Logic Block
CLB Slice
Virtex II - DCM
Digital Clock Manager
Virtex II - Configuration
Virtex II - volution
Il nest pas ncessaire de dtailler dautres architectures de FPGA, elles napportent rien de plus que ce que lon a vue chez Xilinx ou Altera
Lattice
Quick Logic
pASIC (1,2 et 3), srie Quick (Ram, PCI), technologie antifusible (One Time Programmable), faible densit de 1K 90K portes
Cypress
Saisie des quations logiques, de la table de vrit, du logigramme ou de lalgorithme avec le logiciel
Simplification logique Ces Cestapes tapessont sont effectues par effectues parle le logiciel logiciel
PLD programm
Outils de CAO
Les outils de CAO sont les points faibles de ces circuits. Si un circuit est trs performant il ne se vendra pas si les outils qui lui sont associs ne sont pas performants !
Outils de CAO
Tous les fabricants de FPGA proposent des outils de CAO, passage oblig pour configurer leurs circuits
Avec ces outils on peut raliser tout le flot de conception de la synthse la configuration. Pour certaines phases du flot ces outils font en fait appel dautres outils
Flot FPGA
Synthse
Simulation
IP : Intellectual Property
Communications
ADPCM (u-law, a-law) ATM Controller CRC Ethernet MAC (10/100/Gigabit) HDLC Protocol Core IMA Controller SONET/SDH Framer T3/E3 Framer Packet Over SONET Processor Telephony Tone Generator Utopia Master & Slave POS-PHY Interface
Bus Interface
PCI Target PCI Master-Target PCI-X CAN Bus IIC Master & Slave IEEE 1394 PowerPC Bus Arbiter PowerPC Bus Master PowerPC Bus Slave USB Function Controller USB Host Controller
Processor, Peripheral
NiosTM Processor Tensilica X-tensa Processor PalmChip Bus SDRAM Controller DDR-SDRAM Controller QDR-SDRAM Controller 8237 DMA Controller 8255 Peripheral Interface 8259 Interrupt Controller 8254 Timer/Counter 8051, 6502, Z80
Et plus encore !
PBM
CPU
Timer UART
APEX EP20K200E
IRQ
Longtemps rduit au prototypage, aujourdhui les FPGA sont utiliss, pour leur capacit de reconfiguration, dans des systmes lectroniques complexes, mme pour de la grande srie. le CoDesign pour le Run Time Reconfigurable les SORC : System-On-a-Reconfigurable-Chip
Le CoDesign
Dfinition : Les mthodes de CoDesign sont des mthodes de dveloppement simultan (de manire concurrente) des parties HW et SW (spcification, design, vrification)
SW = microprocesseur
HW = FPGA ou ASIC
Buts : Grer au mieux lhtrognit de la nature des fonctions qui composent le systme (du logiciel larchitecture reconfigurable) Comparer les diffrents choix de partitionnement Dfinir les interfaces entre le SW et le HW Valider le systme complet (co-vrification et co-simulation)
Flot de CoDesign
SPECIFICATION HAUT NIVEAU DE LAPPLICATION ordonnancement de lapplication proposition de candidats HW et SW
ESTIMATION SYSTEME
ESTIMATION LOGICIELLE
ESTIMATION MATERIELLE
PARTITIONNEMENT
SYNTHESE LOGICIELLE
SYNTHESE INTERFACE
SYNTHESE MATERIELLE
TESTS
Les SORC
Technique hritire direct des SOC : System On Chip
Diffrentes notations : SORC (Xilinx) : System On a Reconfigurable Chip SOPC (Altera) : System On a Programmable Chip CSOC : Configurable System On Chip
Lengouement pour les SORC est certain vue le nombre de cur de processeurs (IP ou cbls) prsents sur le march
CONCLUSIONS
Le futur
Le futur
Processeurs re-programmant leur environnement en temps rel : Hardware intelligent programm haut niveau
Le futur
Circuit programmable Analogiques et Mixtes : (www.anadigm.com)
REFERENCES BIBLIOGRAPHIQUES
Rfrences bibliographiques
Livres : Laurent Dutrieux, Didier Demigny, LOGIQUE PROGRAMMABLE, Architecture des FPGA et CPLD, Mthodes de conception, Le langage VHDL. Eyrolles, 1997 Vaughn Betz, Jonathan Rose, Alexander Marquardt, Architecture and CAD for Deep-Submicron FPGAs. Kluwer Academic Publisher, 1999
Revues : lectronique - Le mensuel des ingnieurs de conception lectronique International Hebdo Xcell Journal (Xilinx press) Revues IEEE
Rfrences bibliographiques
Sites Internet : LES SITES DES CONSTRUCTEURS (Xilinx, Altera, Atmel, Actel, QuickLogic ) AUTRES :
http://www.mrc.uidaho.edu/fpga/fpga.html page de liens vers FPGA http://optimagic.com/ the Programmable Logic Jump Station http://eet.com/embedsub site de lembedded developers journal http://www.mvd-fpga.com/fr/default.htm site dune entreprise franaise de service spcialise dans les FPGA http://www.design-reuse.com/ site sur les IP http://www.supelec-rennes.fr/ren/perso/jweiss/fpga/poly/fam99-fin.htm cours de SUPELEC J. Weiss http://www.enseirb.fr/~kadionik/formation/altera/index.htm cours de lENSEIRB L. Dulau http://micdigital.web.cern.ch/micdigital/VLSI_Trieste/design_styles/index.htm autre cours en PPT
confrences
Confrences spcialises : FPGA FPL FCCM FTP RSP ERSA RAW ACM International Symposium on Field-Programmable Gate Arrays International Workshop on Field-Programmable Logic and Applications IEEE Symposium on Field-Programmable Custom Computing Machines IEEE International Conference on Field-Programmable Technology IEEE International Workshop on Rapid System Prototyping Engineering of Reconfiguraable Systems and Algorithms Reconfigure Architectures Workshop (part of IPDPS)
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