De la puce

à
l'algorithme

Alain GUYOT

TIMA

DEA MICROÉLECTRONIQUE

((33) 04 76 57 46 16
: Alain.Guyot@imag.fr
http://tima-cmp.imag.fr/~guyot
Techniques de l'Informatique et de la Microélectronique
pour l'Architecture. Unité associée au C.N.R.S. n° B0706 méthodologie 1
pas à pas

•De la puce à l’algorithme

•Conception et fabrication
•Circuiterie des portes CMOS complémentaires
•Comportement électrique de la porte CMOS
•Circuiterie des portes CMOS non complémentaires
•Eléments de mémorisation statiques
•Eléments de mémorisation dynamique
•Structures régulières sur silicium
•Addition sur silicium
•Multiplication sur silicium

Numéro de page du poly = numéro diapo / 3

méthodologie 2
 Buts de cette leçon

Montrer que

1- la technologie change rapidement

2- cette évolution est prévisible (technology roadmap)

 les méthodes de conception doivent suivre

Donner une idée grossière des méthodes de conception

méthodologie 3
 Évolution de la technologie des ordinateurs

1945: ENIAC 1990 : 68 040

Complexité 18 000 tubes x 100 1 200 000 transistors

3 -8 3
Encombrement 200 m x 10 2 cm
5 6
Vitesse 150 opér. / s x 10 20 10 opér. / s
-4
Consommation 10 kW x 10 1W
-3
Coût $10 000 000 x 10 $ 1000
Fiabilité Heures x 1000 Années

méthodologie 4
Et si les voitures

Vitesse 110 km / h x 10 5 3 000 km / s

-4
Consommation 10 l / 100 km x 10 1 l / 100 000 km
-3
Coût 100 000 F x 10 100 F

Fiabilité Année x 1000 1 000 ans

-8
Poids 1t x 10 10 mg

méthodologie 5
 Évolution de complexité
(densité x surface)
9
10 1 Gigabit
8 256 M
10 64M
nombre de transistors / puce

M2000
16M
7 Dec
10 4M Alpha II
1M Pentium
6 T9000
10 256K 80486 PowerPC
64 K 80386 68040
5
10 16K 68020
4K 80286
4 1K 68000
10 8086 mémoires
8080 microprocesseurs
3 4004
10
1970 1980 1990 2000
méthodologie 6
Gordon Moore 1971
 Évolution de surface de puce

croissance = 1,13/an
Pentium,68050

80486,68040
2
10 64M
80286 80386
taille en mm2

16M
68000 68020 4M
8086
1M
8080 256K
1 64 K
10 16K mémoires
4K microprocesseurs

1970 1980 1990 2000

Le nombre de puce par tranche reste sensiblement constant
méthodologie 7
 Évolution finesse de gravure et densité
100
longueur de grille ( µm )

25 µ

10 10 µ Nombre
de portes
par mm2
3µ
2µ 100 à 200
1,5 µ
1 1250 à 1500
0,8 1µ
0,6 0,5 µ 15 000 à 20 000
0,4 0,35 µ 30 000 à 40 000
0,2 0,18 µ 45 000 à 60 000
0.1
1960 1970 1980 1990 2000
méthodologie 8
 Évolution le la Fréquence d'horloge des
microprocesseurs
1000
croissance = 1,25/an
DEC Alpha
80486
100
PowerPC
80386
SPARC
AMD 2900
10 80286/68020
8086/68000

1 8085/Z80
8080/6800

0.1
1973 1983 1993

Le gigahertz sera atteint peu au delà de l'an 2000 méthodologie 9

 Puissance dissipée par quelques
microprocesseurs
•
Dec Alpha
40 50 Watts
35 •
puissance en Watts

Dec Alpha 200

30
25
?
20 •pentium 130
15 pentium 66
•
10
••I80486 DX 50 •powerPC 66
5 I80386 DX 33 I80486 DX 33•I80486 DX/2 66
I80286
• •
1980 1985 1990 1995
La dissipation d’un boîtier plastique est  2 Watts
méthodologie 10
 Évolution de la tension d’alimentation Vdd
12
11
V et V ss )
Tension d’alimentation dVd

10
(différence de potentiel entredd

9
8
7
6
5
4
3
2
1
2010 ?
1960 1970 1980 1990 2000
Nous verrons dans le cours suivant comment taille de transistor, vitesse,
puissance, champ électrique, tension d’alimentation Vdd, dissipation sont liés
méthodologie 11
 Évolution de la puissance de calcul

fréquence x loi de Amdhal ( complexité)

Puce Intro Vente/an Vente/an Complexité Mips

1992 1996
286 1982 37 0,8 130 000 1
386 1985 49 39 275 000 5
486 1989 13 75 1 200 000 20
Pentium 1993 5,4 3 100 000 100

croissance = 1,5/an

Remarque: l’évolution de la puissance de calcul suit l’évolution

de la complexité (nombre de transistors) des circuits.

méthodologie 12
 Évolution du coût de la Lithographie
Nombre d'étapes de fabrication
700 Coût relatif de la lithographie (par rapport à 1,0 µm)
10
600 9
8
500
7
400 6
5
300 4
3
200
2
100 1
0
1,2 1,1 1,0 0,9 0,8 0,7 0,6 0,5 0,4 0,3 0,2 0,1
Finesse de gravure (µm)
Coût des équipements x nombre d'étapes de lithographie
méthodologie 13
 Évolution des parts des technologies
<1% 1%
3% 2% 3%
100 2% GaAs
4% ECL 4% 4%
90 TTL et 7% 6% et autres
19% autres 12% 9% 12% Bipolaire
80 15% 15%
17%
70 BIPOLAIRE 20% 10% 2%
ANALOGUE 14%
22% 1%
60
Pourcentage

21%
50 2% PMOS 24% 64% 74%
60%
40
NMOS 48% MOS
41% 39%
30

20
CMOS
10
1%
BICMOS
12% <1%
0 5%
1982 1987 1989 1996
($10,2B) ($29,0B) ($46,0B) ($88,0B)
1988 1990
($41,2B) ($47,4B)
Années
Consommation de silicium: 1 057 kilomètres carrés en 1995 méthodologie 14
 Quel est le but de la conception
Le but ultime de la conception est de produire les dessins des masques
d’un circuit qui est fonctionnellement équivalent à ses spécifications initia

Qu’est-ce que la conception descendante

La conception consiste à passer d’un niveau d’abstraction à un
niveau plus bas
• en conservant la fonctionnalité
• en respectant certains objectifs décidées aux niveaux supérieurs:
surface, vitesse, consommation, testabilité, robustesse
• en respectant certaines contraintes physiques
• règles de dessin, délai, consommation, ... des composants
méthodologie 15
 Dépasser la concurrence

Où rechercher la performance ?

-Algorithmes (réduire le nombre d'itérations)

-Logique (réduire le chemin et/ou le nombre de portes)
-Schématique (réduire le nombre de transistors)
-Electrique (réduire le retard et la période d'horloge)
-Dessin (réduire la surface, le nombre de vias et contacts)
-Technologie (réduction des dimensions, BICMOS, GaAs, …)

méthodologie 16
Complexité des interconnexions

méthodologie 17
 Les niveaux d'abstraction et la conception
Stochastique descendante
123 456
Queue Number
Fonctionnelle
fori=0 to10
do
caseinputof
1: b := 5;
2 b := 10 ;
end; Transfert de registres
Begin
@ Posedge(clock)
->trig ;
if (trig=1) a=b&c ;
end Portes logiques
RQ
S
transistors
Quantité d’information p p
multipliée par un ou n
n
deux ordres de grandeur masques
à chaque étape
méthodologie 18
 Étapes de la conception

Spécifications
Voir cours de Conception Avancée
Définition Fonctionnelle

Synthèse logique Modèle de délai & consommation

Synthèse électrique Paramètres électriques

fondeur
Synthèse topologique Règles de dessin des masques

Placement-Routage

Vérification
dessin des masques
si la conception est bonne
méthodologie 19
 Acteurs de la conception
spécifications règles de dessin
paramètres
modifications électrique
Fondeur de puce
Concepteur Outils CAO Silicium Testeur

évaluations bibliothèque
de cellules
dessin masques
vecteurs de test

•spécifications: à tout niveau, saisie graphique ou textuelle (VHDL)

•modifications: éditeur graphique ou éditeur textuel
•évaluation: résultat de simulation (SPICE, VHDL) ou de vérification (DRC, ERC, LVS)
•règles de dessin des masques: garantissent que la puce se comporte comme son modèle
•les paramètres électrique servent à particulariser les simulateurs généraux (SPICE)
•des morceaux de circuit réutilisables (dans certaines conditions) sont répertoriées en biblioth
•la reproduction sur la puce des dessins des masques (GDS II) est automatique
•la puce fabriquée doit être testée par application d’une série de vecteurs (HILO)
méthodologie 20
 Nécessité de modèles prédictifs
( surface, délai, consommation, robustesse)
Impact de la décision
très importante très faible
• Système
• Fonctionnel
• Architectural
• Logique
• Électrique
• Topologique très bonne
précision du modèle
méthodologie 21
Indicateurs pour une conception efficace
Indicateurs
- Surface de silicium
- Période d'horloge
- Temps de conception
- Rendement de fabrication
- Durée du test
- Coût du boîtier et montage
- Puissance dissipée
- Fiabilité
coût de fabrication
performance
coût de conception
fenêtre de commercialisation
coût de fabrication
coût de fabrication
coût de fabrication
coût d’utilisation
coût d’utilisation
méthodologie 22
 Les interfaces

Technologie Règles de dessin

Modèles électriques

Full custom
Bibliothèque de cellules précaractérisées (fonction, délai)
Cellules spécialisées ( ROM, RAM, chemin de données, ...)
Prédiffusé (tableau de portes, mer de portes)
Programmable (Électriquement, logiquement)
Microprocesseurs, microcontrôleurs

méthodologie 23
Comment obtenir du rendement

Minimiser la surface
Éviter les schémas à risque

Ne jamais faire confiance à une

simulation électrique typique

nombre rendement
1 0.9995
10 0.995
100 0.95
1000 0.61
10 000 0.0067
méthodologie 24
 Le Y de Gaski
niveau système
niveau algorithme
niveau architecture
Domaine structurel niveau logique Domaine comportemental
niveau électrique
Système niveau topologique Système
Bloc fonctionnel Algorithme
Registre, UAL Transfert de Registre
Porte, Bascule Équations logiques
Transistor, fin Modèle de transistor
Polygone, contact Dessin des masques Capacité parasite,
Dessin du schéma résistance, diodes,.
Bloc
Plan de masse des blocs
Plan de masse du circuit
Encombrement système
Domaine fysique méthodologie 25
 Niveaux d'assemblage

système
circuit
boîtier

puce

porte carte

transistor rack

méthodologie 26
 Le Challenge: tenir les délais
Incidence sur
les bénéfices
0%
hypothèses
20% croissance du marché
-3,5% 12% d'érosion annuel des prix
-10% coût de 5 an de vie du produit
développent
dépassé de
50%
-20%
-22%
dépassement
-30% du coût
de 9 %
-33%
Production
-40% retardée de Source Mc Kinsey and Co
6 mois
méthodologie 27
 Réduire le temps de conception

démarche descendante vérifiée Simulation, preuve

régularité Structure compiler
réutilisabilité Bibliothèque
Blocs (PLA, ROM, RAM, BitSlice, ..) Générateurs
Plan de masse Placement & Routage

méthodologie 28
 Période d'Horloge
T cm  N g ( T pg + L * T ic ) + ( T su + T cko ) + T ck Skew

1000
Tcm = Temps de Cycle Minimum (ns) = MHz (ou période d'horloge)
F
Tpg = Temps de propagation moyen par porte (ns)
Tic = Temps de propagation par unité de longueur d'interconnexion
(quadratique finesse de gravure)
L = Longueur moyenne des connexions entre portes
Ng = Nombre de couches (portes) logiques entre registres
Tsu = Temps d'Écriture des Registres
Tcko = Temps de Lecture des Registres
Tck Skew = Dispersion des horloges dans le circuit

Ng
Registre Registre
Source Destination
Tcm méthodologie 29
D'où vient qu'un circuit dissipe de la puissance ?

2
PD = F * Ar ( I ds-sat * Ft * V dd + C * V dd ) + ( I ds-stat + I ds-leak ) * V dd

PD = Puissance dissipée
F = Fréquence d'horloge (MHz)
Ar = Taux d'activité (nombre moyen de transitions par cycle de calcul)
I ds-sat = pointe de courant (courant de court circuit ) à travers les transistors
P et N saturés durant une transition transition ( µA )
Ft = temps moyen pendant lequel les transistors P et N conduisent tous les deux (ps)
V dd = Tension d'alimentation (V)
C = Capacités parasites ( pF )
Cgs
s
p
I ds-stat = Courant statique (nul en logique non ratio) d
I ds-leak = Courant de fuite (normalement négligeable)
Cgd
d
n Cdiff-sub
Cg s
s
0V
méthodologie 30
 Puissance dissipée
2
PD = F * Ar ( I ds-sat * Ft * V dd + C * V dd ) + ( I ds-stat + I ds-leak ) * V dd

F = Réduire F revient à ralentir le circuit, ce qui n'est pas le but

Ar = En moyenne, il y a 12 transition utile par cycle
Toutes les autres transitions sont des "glitches"
Les "glitches" sont dus a des reconvergences de chemins de longueur différentes
Le nombre de glitches peut être réduit par une conception adéquate.
I ds-sat= Le courant statique à la commutation peut être éliminé par de la logique dynamique
à phases non recouvrantes (coûteux)
Son effet est réduit en minimisant le temps de commutationFt
Ft = Le temps de commutation est réduit par des signaux a grande pente
En général, le courant de commutation compte pour moins de 10% du total
V dd = I ds
réduire la tension d'alimentation réduit quadratiquement le courant
et donc linéairement la vitesse.
C = Certaines réalisations de portes logiques ont moins de capacité parasite.

La voie la plus prometteuse est de réduire le taux d'activité

Ar méthodologie 31