Master 1 - SEM

Processeurs Embarqus
Cours 1
Quelques gnralits
Dr R. BOUDOUR

Plan
2

Principaux prfixes mtriques

Circuits intgrs (CI)

Technique de conception des CI
Cot des CI

Socits de semi conducteurs

Exercices

29/10/2012 20:22:32

Principaux prfixes mtriques

3

Multiples
Sous multiples

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Prfixes multiples
4

Pfixe Symbole

Valeur
Valeur
Approx. puissance 10

Valeur

Kilo

210

103

1 000

Mga

220

106

1 000 000

Giga

230

109

1 000 000 000

Tra

240

1012

1 000 000 000 000

Pta

250

1015

1 000 000 000 000 000

Exa

260

1018

1 000 000 000 000 000 000

Zetta

270

1021

1 000 000 000 000 000 000 000

Yotta

280

1024

1 000 000 000 000 000 000 000 000

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Prfixes sous-multiples
5

Pfixe

symbole

valeur

Valeur

milli

10-3

0.001

micro

mu

10-6

0.000001

nano

10-9

0.000000001

pico

10-12

0.000000000001

femto

10-15

0.000000000000001

atto

10-18

0.000000000000000001

zepto

10-21

0.000000000000000000001

yocto

10-24

0.000000000000000000000001
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Exemples
6

Convertir :
1.5 GHz

= ? Hz
1500 KHz = ? GHz
10 To
=?b
8192 Eb = ? Po

1 m
0.5 as

= ? nm
= ? fs

1 pm = ? ym
0.5 zm = ? mm
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Solutionnaire
7

1500 KHz = 1500 x 10-6

= 15 x 10-4 GHz
10 To

= 10 x 240 x 8 b
= 10 x 243 b

8192 Eb

1 m
1 pm

= 8192 x 210 / 8 Po
= 220 Po
= 103 nm
= 1012 ym

0.5 as

= 0.5 x 10-3 fs

0.5 zm

= 0.5 x 10-18 mm
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Circuits intgrs (CI)

8

Composant de base : Transistor

CI
Utilisations des CI numriques
Classification de CI
Autres CI
Lois empiriques
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Composant de base : Transistor

9

Le transistor, en 1948, est le

composant lectronique actif
fondamental en lectronique
utilis principalement comme
interrupteur command et pour
l'amplification, mais aussi pour
stabiliser une tension , moduler
un signal ainsi que de
nombreuses autres utilisations.
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CI
10

Le circuit intgr (CI), (jack Kilby, 1958)

aussi appel puce lectronique, est un
composant lectronique reproduisant une
ou plusieurs fonctions lectroniques plus ou
moins complexes, intgrant souvent
plusieurs
types
de
composants
lectroniques de base dans un volume
rduit, rendant le circuit facile mettre en
uvre.
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Utilisations CI numriques
11

Les CI numriques :

Les plus simples sont des portes logiques

(et, ou, non),
Les plus complexes sont les microprocesseurs
Les plus denses sont les mmoires

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Classification de CI
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Base sur l'chelle d'intgration ( le nombre de

portes par botier ou de transistors)
On distingue selon le nombre de portes :

SSI (small scale integration) petite : infrieur 12

MSI (medium) moyenne : 12 99
LSI (large) grande : 100 9999
VLSI (very large) trs grande : 10 000 99 999
LSI (ultra large) ultra grande : 100 000 et plus
Peu importante !
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Autres CI
13

On y trouve aussi de nombreux circuits intgrs :

ASIC pour Application Specific Integrated Circuit

FPGA, CPLD : Field Programable Gate Array
;
Complex Programable Logic Datum

Une famille importante de circuits intgrs des

composants de logique programmable
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Lois empiriques
14

Loi de Moore
Le nombre de transistors double tous les 18 mois, soit
une augmentation en nombre de 60 % par an
Deux autres lois empiriques sont vrifies depuis plus de 30 ans
(en plus de la loi de Moore) :

Loi de JOY
La puissance CPU en MIPS double tous les 2 ans.

Loi de RUGE
On a besoin dune bande passante de 0,3 1 Mb/s par MIPS.

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Technique de conception des CI (1)

15

Silicon
lingot

Blank wafers
20 to 30
processing
steps

Slice
r

Individual
dies
(One wafer)

Die
tester

Dicer

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Technique de conception des CI (2)

16

Tested dies

X X
X
X X
X
X
X

Packaged
dies

Bond die to
package

Part
tester

Chip to
customers

X
Tested packaged dies
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Technique de conception des CI (3)

17

Aprs avoir dcoup le barreau de silicium en tranches dites wafers. Un

processus de 20 30 tapes est initi pour graver les diffrents schmas
de circuits, pralablement conus et vrifis par des outils de CAO, DAO,
... Les wafers sont ensuite dcoups en dies (puces) et chaque die est
test. Dans la figure ci-dessus, chaque wafer produit 12 dies, dont 4
seulement ont subi le test avec succs (X signifie que le die est mauvais). Le
rendement de bonnes puces est de 4/12 ou 33 % . Les bonnes puces sont
ensuite encapsules dans des boitiers en plastique ou en cramique puis
testes de nouveau avant dtre commercialises. Le test final rvle que
la figure prcdente prsente un CI mauvais donc jeter, soit 3 dies
commercialisables.

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Technique de conception des CI (4)

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La principale technique mise en uvre se nomme la

lithographie et signifie criture sur pierre . Son
origine remonte une ancienne mthode
dimpression en noir et blanc partir dune pierre
calcaire sur laquelle est report un motif ( lenvers)
laide d'une encre, motif qui sera ensuite tranfr
par contact sur le support imprimer

29/10/2012 20:22:32

Technique de conception des CI (5)

19

La photolithographie, dans le cas des semi-conducteurs,

dsigne l'ensemble des oprations permettant de dlimiter
l'extension latrale des matriaux sur la surface d'un substrat
(support) semi-conducteur, dont la structure est plus ou moins
bidimensionnelle car base sur l'empilement de couches la
surface d'une plaquette de silicium. Les motifs deviendront par
la suite les diffrentes zones actives des composants
lectroniques ou les jonctions entre ces composants.

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Technique de conception de CI (6)

20

Les tapes sont :

la photolitographie,
la gravure,
le dopage,
la diffusion,
et la mtallisation.

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Quelques images (1)

21

Barre de silicium

Wafer

Dpt couche isolante

Dpt couche photosensible

Masquage

Insolation

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Quelques images (2)

22

Photogravure

Dopage des zones dgages

Gravure du wafer

Tests

Dcoupe du wafer

Ajout des interconnexions

Ajout du botier

Processeur termin

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Exemples
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1. Pentium :
wafer 100 % rendement : 196 dies
surface die : 91 mm2 , 3.3 millions de tansistors
2. Pentium Pro
wafer avec rendement 100% : 78 dies
surface die : 306 mm2
nombre de transistors : 5.5 millions

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Cot des CI
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Cot circuit intgr = (cot puce + cot test puce + cot

mise en botier)/Rendement aprs test final
Cot test puce = (cot test par heure x Temps moyen
du
test
puce) / Rendement de fabrication
Cot puce = Cot tranche/(puces par tranches x
Rendement des puces)
Puces par tranche = ( x (Diamtre de tranche /2)2 )/surface
puce - ( x Diamtre de tranche)/(2 x
surface
puce)1/2
Rendement puce = Rendement tranche x [1+ (dfauts unit
surface x surface puce)/ } -
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Socits de semi-conducteurs
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Les fabricants de circuits intgrs qui ralisent eux-mmes

toutes les tapes de la conception la fabrication en
passant par la vente des puces (comme les amricains
Intel, TI (Texas Instruments) ou AMD, ...)
Les socites fabless (sans outil de production), qui
conoivent et commercialisent des puces, mais qui soustraitent leur fabrication des socits de fonderie (comme
nvidia, ATI Technologies ou Xilinx).
Les socits de fonderie qui fabriquent les wafers
diffuss partir de la conception de leur client
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Socits de semi-conducteurs
26

Les plus grands fondeurs sont asiatiques :

Les taiwanais TSMC (Taiwan Semiconductor
Manufacturing Co. Ltd.) UMC (United
Microelectronics Corp.) sont les plus importants
Les chinois comme SMIC (Semiconductor
Manufacturing International Corp.)
Ces socits de fonderie ne vendent pas directement des
circuits intgrs, mais des wafers gravs
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Exercices
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0.1 Convertir : 5 fs
0.5 nm
15 Tb
4 GHz

= ? ps
= ? am
= ? Mo
= ? KHz

0.2 Si le transistor dun microprocesseur possde un diamtre de 0.1

micron une certaine anne, quelle sera la taille du transistor
dun modle lanne suivante selon la loi de Moore ?
0.3 Pour une tranche de 20 cm, trouver le nombre de
puces de 1.5 cm de ct.
0.4 Est-ce-que lnonc suivant est vrai ?
Lorsque la surface dune puce diminue de 10%, le cot
de la puce diminue du tiers

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Solutionnaire
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0.1 Conversion

0.2

5 fs
0.5 nm
15 Tb
4 GHz

=
=
=
=

5 x 10-3 ps
0.5 x 109 am
15 x 220-3 Mo
4 x 106 KHz

Selon la loi de Moore, la mme puce aura 1.6 fois plus de

transistors lanne suivante. Cela signifie que la surface de
chaque transistor sera 1/1.6 soit 0.625 fois celle de lanne
prcdente. Puisque la surface dun transistor varie comme le
carr de son diamtre, les transistors de lanne suivante
feront 0.079 micron de diamtre.

0.3 107 puces, par application de la formule ci-dessous :

Nbre de puces par tranche = ( x (Diamtre de tranche /2)2)
/surface puce - ( x Diamtre
de tranche)/(2 x surface puce)
0.4 Vrai

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