Conception de Circuits Numériques

ENSEA

Aspects Technologiques
Bertrand Granado
bertrand.granado@ensea.fr
D'après le cours du professeur Michel
Robert au LIRMM
http://www.lirmm.fr/~robert/
 BOITIER Circuit intégré
(Package)

FIL DE MONTAGE
(Bond wire)

PLOT
(Pad)

PUCE
(Chip, die)
PATTE
(Pin, lead)

Pr. M. ROBERT MEA2 2

Objet du cours

Contenu
– Structures électriques de base des circuits
logiques standards bipolaires et MOS
– fonctionnement, caractéristiques électriques,...
– Circuits programmables (FPGA)

Pour donner
– Des moyens de choix d’une «technologie»
– Une connaissance «électronique» des blocs
logiques élémentaires

Pr. M. ROBERT MEA2 3

 Histoire des Sciences : quelques points de repères
1800 : pile de Volta
1826 : loi d’ohm
1831 : premier relais électrique
1837 : télégraphe de Morse
1847 : lois de kirchhoff
1866 : dynamo
1876 : téléphone (Bell)

1904 : la diode, premier tube à vide

1907 : la triode à vide (Lee de Forest)
1909 : premier central téléphonique automatique
1914 : premier circuits électroniques Electronique
1946 : ENIAC (Electronic Numeral Integrator and Calculator) :
premier calculateur électronique (17468 tubes électroniques , 1500 relais, 30 tonnes, 15O KW, 5000 additions par seconde).
1947 : transistor à pointes germanium (brattain, bardeen, shockley) Nobel 1958
1954 : transistor silicium (G. Teal, TI)
1959 : circuit intégré (J. Kilby Nobel 2000 en parallèle avec Noyce) assemblage sur un même substrat de résistances,
condensateurs et transistors interconnectés.
1959 : technologie planar Microélectronique
1959 : transistor à effet de champ (FET) : transistor MOS
1970 : mémoire DRAM 1024 bits Intel (1988: 4 Mbits, 199x : 256 M bits)
1971 : microprocesseur 4004, Intel
1980 : microcontrôleur 8 bits ASIC Microélectronique CMOS
1990 : microcontrôleur 32 bits

2000 « convergence » des S T I C: Sciences de l ’information et de la communication

SOC IP (composant virtuel matériel/logiciel)
< 2010 : 1 processeur CMOS = 1 milliard de transistors sur une puce
Pr. M. ROBERT MEA2 6
Circuits intégrés microélectroniques : le mouvement de la miniaturisation

Voie « descendante »
vers les
nanotechnologies
A. Fleming (1904)
Lee De Forest (1906)

1961 :
Integrated Circuit
Robert N. Noyce (1927-1990)
Fairchild (Integrated
electronics : 1968)

1960 :
Jack Kilby
Texas Instruments

J. Bardeen
W.H. Brattain (1947)
W. Schockley (1951)
Pr. M. ROBERT MEA2 7
The First Computer

The Babbage
Difference Engine
(1832)
25,000 parts
cost: £17,470

Pr. M. ROBERT MEA2 8

ENIAC - The first electronic computer (1946)

Pr. M. ROBERT MEA2 9

The Transistor Revolution

First transistor
Bell Labs, 1948

Pr. M. ROBERT MEA2 10

The First Integrated Circuits

Bipolar logic
1960’s

ECL 3-input Gate

Motorola 1966

Pr. M. ROBERT MEA2 11

 Intel 4004 Micro-Processor

1971
1000 transistors
1 MHz operation

Pr. M. ROBERT MEA2 12

Intel Pentium (IV) microprocessor

Pr. M. ROBERT MEA2 13

 Moore’s Law
Heading toward 1 billion transistors in 2007
1,000,000,000
Pentium® 4 Processor
0.18 µm 0.13 µm
100,000,000
Pentium® III Processor
10,000,000
Pentium® Processor
Pentium® II Processor
1,000,000
386™ Processor 486™ DX Processor
100,000
8086 286

4004 10,000
8080
8008 1,000
1970 1980 1990 2000 2010

Transistors x 2 every 2 years

Pr. M. ROBERT MEA2 14
 Year 1971 2001
Transistors 2,300 42,000,000 x 18,000
Speed (kHz) 108 2,000,000 x 18,000
CD (µm) 10.00 0.13 / 6000

Intel 4004 Intel Pentium 4

Pr. M. ROBERT MEA2 15

Pr. M. ROBERT MEA2 16
Not Only Microprocessors
Cell
Phone

Small Power
Signal RF RF

Power
Management

Analog
Baseband

Digital Baseband
(DSP + MCU)

Pr. M. ROBERT MEA2 17

Contexte SHS
Usages ?
Besoins directs ou indirects?

UTILISABLE EVOLUTIONS :
- Durée de vie ?
- Temps de conception ?
- Standards ? ré-utilisation ?
- Complexité ? Performances ?
- Coûts ?

FABRICABLE

CONCEVABLE

Pr. M. ROBERT MEA2 18

 Du composant au système numérique
ai ai bi

bi ci
ci+1
RAM
ROM
bi ci

ai ai bi
Composant MULT

1
Porte logique
10 Opérateur Circuit intégré
103 106

•••
Système de télécom Micro Ordinateur
10x 10y

8
Pr. M. ROBERT MEA2 19
Circuits Logiques Standards “universels”

Exemple : processeurs

Personnalisation : logiciel

MEMOIRE
MICROPROCESSEUR
PROGRAMME
Unité de contrôle
R1 = A
R2 = R1*X
Unité de calcul
R3 = R2+B +,*,-,...
R4 = R3*X
R5 = R4+C
APPLICATION : Y = AX2 + BX+C

Pr. M. ROBERT MEA2 20

Exemple : IBM Power4 RISC processor

1.3 GHZ dual CPU

Cache L1 I/D : 64K/32K
Cache L2 : 1.5MB
Embedded DRAM
0.18um CMOS 8S2 Cu & SOI -
7metals
400 mm2
174 million Tx
130 Watts
2,200 I/ O Multi Chip Module
12.8 GB/sec Memory Bandwidth
500MHz Elastic I/O
Cross Bar switch

Pr. M. ROBERT MEA2 21

Circuits logiques programmables: exemple FPGA-SRAM

Réseau de fonctions logiques A X

X XB
X X

Réseau d'interconnexions + C
Mem +

Stockage en mémoire interne
au circuit

Réutilisable

Prototypage ou petites séries

Pr. M. ROBERT MEA2 22

 Circuits spécifiques à une application
ASIC

Cablage physique de l'application A X

Meilleur rendement du Silicium X
X B

Puissances de calcul très élevées X
X
X

Applications relativement simples
+

1 circuit intégré par application C
+

APPLICATION : Y = AX2 + BX+C

Pr. M. ROBERT MEA2 23
Design Abstraction Levels
SYSTEM

MODULE

GATE

CIRCUIT

DEVICE
G
S D
n+ n+

Pr. M. ROBERT MEA2 25

Rappel : Propriétés des circuits logiques

Algèbre de Boole

Fonctions logiques de base

A F A F A F
B B
A F A B F A B F
0 1 0 0 0 0 0 0
1 0 0 1 0 0 1 1
1 1 1 1 1 1
1 0 0 1 0 1

Pr. M. ROBERT MEA2 26

Rappel : Propriétés des circuits logiques

Portes logiques de base
=

Connaissance de la technologie :

Règles électriques pour l’assemblage de portes

Optimisation électrique (assignation technologique, « technology
mapping »)

Exemple : technologie CMOS

Nand 2 = 4 transistors And 2 = 6 transistors

portes complexes

logique à multiplexeurs (FPGA)

Pr. M. ROBERT MEA2 27


Métriques de la conception d’un circuit
intégré numérique :

– Cost,
– Reliability,
– Speed,
– Power and energy dissipation

Pr. M. ROBERT MEA2 28

Elément logique idéal... Vdd

sorties

Alimentation unique entrées

Consommation de puissance nulle Gnd

Niveaux de sortie 0 et Vdd Vout

Transition abrupte à Vdd/2 Vdd

Délai négligeable

Nombre d’entrées et de sorties illimité

Impédance d’entrée infinie Vdd

Résistance de sortie nulle R = ∞ Vdd/2

i
V in
R =0
o
Fanout = ∞

Pr. M. ROBERT
NM H = NML = VDD/2
MEA2 29
Représentation d’un état logique
par une tension analogique
logique logique
positive négative “ 1” V
OH

V
haut 1 0 IH

Undefined
Indéfini : X Region

V
IL
bas 0 1
“ 0” V
OL

Pr. M. ROBERT MEA2 30

 Paramètres statiques Vdd
niveaux
V
out
Slope = -1
V
OH VOHmin
NMH
VIHmin
Indéfini : X
VILmax
NML
Slope = -1
VOLmax

V Gnd
OL
V V V
IL IH in

Mapping between analog and digital signals

Pr. M. ROBERT MEA2 31
Paramètres statiques : marges de bruit (« Noise Margin »)

0 1 "1"
VOH
V
OH
0 NM H
VIH V
IH
X
NM L V
Noise margin high V
OL
IL

NMH = VOH - VIH

"0"
Noise margin low Gate Output Gate Input
NML = VIL - VOL
Exemple: VIL=0,8V VIH= 2V VOL =0,3V VOH = 2,8 V
NML = 0,5 V et NMH=0,8V

Les marges de bruit représentent les variations de tension maximum autorisées sur les entrées/sorties des circuits.
Pr. M. ROBERT MEA2 32
Fan-in and Fan-out

M
N

Fan-out N Fan-in M

Pr. M. ROBERT MEA2 33

 Paramètres statiques
entrance (fan-in) et sortance (fan-out)

fan-in
– nombre d’entrées de la porte
– charge représentée
par une entrée

fan-out
– nombre d’entrées
connectées à une sortie
– charge maximale que
peut attaquer une sortie

Pr. M. ROBERT MEA2 34

Paramètres dynamiques
temps de montée, de descente et de propagation
Vin
VOH 90%

50%

VOL 10%

tr tf t
Vout tpHL tpLH
VOH 90%

50%

VOL 10%

t
tHL tLH

Pr. M. ROBERT MEA2 35

Power Dissipation

Instantaneous power:
p(t) = v(t)i(t) = Vsupplyi(t)

Peak power:
Ppeak = Vsupplyipeak

Average power:
1 t +T V supply t + T
Pave = ∫ p (t ) dt = ∫ isupply (t )dt
T t T t

Pr. M. ROBERT MEA2 36

 Energy and Energy-Delay

Power-Delay Product (PDP) =

E = Energy per operation = Pav × tp

Energy-Delay Product (EDP) =

quality metric of gate = E × tp

Pr. M. ROBERT MEA2 37

 Historique : du bipolaire au CMOS ...

1965 : TTL (bipolaire)

1970 : TTL/S CD4000 (MOS, grille Alu)

1971 : TTL/LS et ECL

1982/3 : TTL ALS, AS HCMOS (grille
poly)

Circuits programmables : PAL/PLD

Circuits spécifiques (ASIC) : prédiffusés, précaractérisés

#1986 : AsGa

Développement des circuits programmables (EPLD,
FPGA) et des ASICs …

Aujourd’hui : Technologie CMOS ...

FPGA, ASICs, Systèmes sur Silicium,…..

Pr. M. ROBERT MEA2 38

Historique : du bipolaire au CMOS ...

Classification :

SSI < 12 portes logiques dans un boitier

MSI 13 < < 99 portes logiques

LSI > 100 portes logiques

VLSI > quelques milliers de portes logiques ….

Aujourd’hui : millions de portes logiques sur une puce

Exemple : réalisation d ’un système de comptage avec 3 compteurs de
4 bits

1963 : 36 transistors et 244 diodes

1966 : 13 circuits SSI en technologie RTL

1969 : 3 circuits TTL

Aujourd’hui : une cellule d’un circuit spécifique ou
programmable

Pr. M. ROBERT MEA2 39

 Historique : tubes, diodes et transistors, circuits
intégrés, ASIC, FPGA, SoC,….
F Exemple : diodes
A F A
B
B Logique à injection de courant
A B F
0 0 0
0 1 1
1 1 1
1 0 1
A F Vcc
B
A B F F Logique à extraction de courant
A
0 0 0
0 1 0
1 1 1 B
Exercice : Etudier la mise en cascade de portes
1 0 0

Pr. M. ROBERT MEA2 40

 !
ETAPES DU PROCEDE DE FABRICATION D’UN TRANSISTOR MOS.
COMMENT EST REALISEE LA GRILLE DU TRANSISTOR ?

DESSINER UN TRANSISTOR MOS : INDIQUER LES PARAMETRES W,L.

QUELS SONT LES ORDRES DE GRANDEUR DES DIMENSIONS ?

FONCTIONNEMENT D’UN TRANSISTOR MOS : DISTINGUER LES

PARAMETRES GEOMETRIQUES, TECHNOLOGIQUES ET ELECTRIQUES.

NIVEAUX HAUT ET BAS D ’UN INVERSEUR CMOS ? Marges de bruit ?

Sortance d’un inverseur CMOS ?

PUISSANCE DISSIPEE PAR UN INVERSEUR CMOS ?
IMPACT DES DIMENSIONS W et L SUR LA VITESSE DE COMMUTATION
D’UN INVERSEUR CMOS ?
Ordres de grandeur : L ? Vcc ? f (processeur) ?
Caractérisation électrique et logique d’une cellule ?

Flot CAO de conception : du VHDL à la simulation électrique « post layout » ?

….
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VD + ! ,-

VG
VGSn
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0 1 !2 3

G G
isolant
S D S D
B B
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VG
VGSp
VD
G G
isolant
D S D S

B B
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#
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B S G D D G S B
VDD

G G
isolant isolant
S D D S
caisson

substrat
 3 &

NMOS PMOS

VDD VDD

G D S B

G
VG S B VG D

0V 0V
 &1# 6 " 7
Niveau logique sur la grille
0 1
NMOS D
G
VG S
0V

PMOS S
G
VG D
0V
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V
DD

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GND
 N Well
2 V
DD

PMOS
λ
2λ
V DD

PMOS
In Out
Out
In

NMOS

NMOS

GND
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V DD
2
VDD

PMOS

1.2 µm
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Metal1

NMOS
GND
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VDD

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PMOS
In Out

NMOS
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V DD V DD

Rp
VOL = 0
VOH = VDD
V out
V out

Rn
 !" # ID
TP VDD

e TN s

TP ID TP ID
VDD VDD

e TN s e TN s

e ≡ "0" ID = 0 s = VDD ≡ "1"

e ≡ "1" ID = 0 s = 0 V ≡ "0"
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3.0 80.0u

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60.0u
2.0

67$ 40.0u
1.0
0 20.0u

0.0 0.0u
0.0 1.0 2.0 3.0 4.0 5.0 0.0 1.0 2.0 3.0 4.0 5.0
 2 *
VDD

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In Out

3
NMOS
2.5

1.5

(V)
out
1
V
0.5

-0.5
0 0.5 1 1.5 2 2.5
t (sec) -10
x 10
 ! "" # * ( : & ! A 9

R
v out

v in C

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 2 * ! "

2% t pHL = f(R on .C L )
= 0.69 R on C L

'
'

1 3 0 J2 2 ! 1%3 E ! 2 2 J
 &# " ##
Faire la distinction entre le délai de propagation dans
la porte et le temps de transition d’un signal en entrée
ou en sortie de porte.

Le temps de transition au niveau d’un connecteur

correspond au temps que met le signal pour passer
d’un état logique à un autre. Il est en général mesuré
entre 10 % et 90 % de la tension d’alimentation.

Le délai de propagation d’un signal entre une entrée

et une sortie correspond quant à lui au temps qui va
s’écouler entre le moment ou le signal en entrée atteint
50 % de la tension d’alimentation et le moment où le
signal en sortie atteint lui aussi 50 % de la tension
d’alimentation (50 % est une valeur couramment utilisée mais on peut en prendre une autre).
%# & " " 6&7 "& τ

τ
 &# " ##

Temps de transition

tension
VDD
0,9*VDD

0,1*VDD
0 temps

ttm ttd
 &# " ##
Temps ou Délai de propagation
tension

VDD

entrée ½VDD
0 temps

VDD
sortie ½VDD
0 temps

tpd tpm
 &# " ##
Temps ou Délai de propagation
tension

VDD

entrée ½VDD
0 temps

VDD
sortie ½VDD
0 temps

tpd tpm
 2
!" =" >

5.0

4.0

3.0

2.0

1.0

0.0
0.0n 5.0n 10.0n 15.0n 20.0n
 &# " ## *
! " #! BIBLIOTHEQUES LUT

rise_transition("csvt") {
2 ( 1 3 index_1 ("0.003,0.006,0.010,0.020,0.036,0.069,0.134");
index_2 ("0.013,0.034,0.055,0.122,0.222,0.431,0.850");
values("0.018,0.023,0.027,0.037,0.048,0.069,0.105",\
2 ( 6 K KP "0.030,0.035,0.039,0.050,0.064,0.088,0.131",\
"0.042,0.047,0.052,0.063,0.078,0.105,0.153",\
"0.081,0.086,0.090,0.103,0.120,0.152,0.211",\
"0.139,0.144,0.148,0.160,0.178,0.214,0.284",\
"0.263,0.264,0.267,0.277,0.294,0.332,0.414",\
"0.511,0.505,0.503,0.505,0.516,0.551,0.642");
}
2 ( 6
G 6 & ! 2 1 E 03K K
2 ! K< " >

FONDEUR CAO
Technologie Bibliothèque

Cellules et process : CARACTERISATION LUT ou modèles analytiques

Modèles Spice Règles de dessin
Simulations électriques
(type Spice)
 9 $!#: ! % $$ 4 >
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R
R R
R R
U
U
BIBLIOTHEQUES LUT
'R7 1S > K> 7K> #K> ;K> :K> 9K> FS3U
'R# 1S > K> 7K> #K> ;K> :K> 9K> FS3U
V rise_transition("csvt") {
index_1 ("0.003,0.006,0.010,0.020,0.036,0.069,0.134");
R 1S "S3 T index_2 ("0.013,0.034,0.055,0.122,0.222,0.431,0.850");
'R7 1S > ;K> FK> 7 K> # K> ;FK> FOK>7;:S3U values("0.018,0.023,0.027,0.037,0.048,0.069,0.105",\
'R# 1S > 7;K> ;:K> 99K>7##K>###K>:;7K>N9 S3U "0.030,0.035,0.039,0.050,0.064,0.088,0.131",\
"0.042,0.047,0.052,0.063,0.078,0.105,0.153",\
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S > ; K> ;9K> ;OK> 9 K> F:K> NNK>7;7SKW "0.139,0.144,0.148,0.160,0.178,0.214,0.284",\
S > :#K> :BK> 9#K> F;K> BNK>7 9K>79;SKW "0.263,0.264,0.267,0.277,0.294,0.332,0.414",\
"0.511,0.505,0.503,0.505,0.516,0.551,0.642");
S > N7K> NFK> O K>7 ;K>7# K>79#K>#77SKW }
S >7;OK>7::K>7:NK>7F K>7BNK>#7:K>#N:SKW
S >#F;K>#F:K>#FBK>#BBK>#O:K>;;#K>:7:SKW
S >977K>9 9K>9 ;K>9 9K>97FK>997K>F:#S3U
V
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Ce type de modélisation a l’avantage de proposer une

formulation ou les différentes dépendances du temps de
propagation (capacité chargée, rampes en entrée, température,
…) sont rapidement identifiables et utilisables dans les
algorithmes de calcul et d’optimisation.

Exemples : [MEAD80] [SUTH99] Auvergne …

La modélisation repose sur une expression du premier ordre du

temps de transition en sortie d’un inverseur CMOS.

Exemple élémentaire : T = T0 + DT . CL
T0 = temps intrinsèque de la porte non chargée
DT= retard en fonction de la charge
CL= charge de sortie de la porte
 2 $

In Out

CL

If CL is given:
- How many stages are needed to minimize the delay?
- How to size the inverters?
 B % * 3 "#
N f tp
1 64 1 64 65

1 8 64
2 8 18

1 4 16 64 3 4 15

1 64 4 2.8 15.3
2.8 8 22.6
( "# 3C *
% $ D
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CL CL
3 "# *% # & '$ #
 $
$ .

ea sy
eb
ec sz
h
tp

tpmax < Th
% 2 & " ## = & >
Entrées

Netlist

Découpage

Blocs

Dérivation de Sorties
contraintes
Logique

Blocs contraints

Optimisations // Logique Logique

Logique
Temps d’arrivée
Temps requis
 2 *
: .
VDD

: . .
PMOS
In Out
! "
NMOS

5 6 ! ! 6 7-# #

H 6 #

! P>> #< 1< < * 3

 )! = ) + 11 + 9
)
Pstat (« OFF/OFF »)

puissance consommée par une 67$ )

porte CMOS au repos : fuites
dans les diodes et les transistors
(autonomie des systèmes
portables au repos…)
Pcc (« ON/ON ») )
67$
puissance de court circuit (entre
alimentations durant
commutation)
P dynamique (« ON/OFF »)
= × ×&
#
9
lors de la commutation (charges
et décharges de capacités) :
% )A % "

3 2 4 .

5 3 2 4 4 .

1 6 7 7 ! # ! !
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8
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8

Z
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nor2
VDD
a

b
Fnor2 Fnor 2=a+b=a•b
a b
 ) # Fnand 2=a•b=a+b
Nand 2

VDD
V
DD

a b %:%9

Fnand2
b Out

A B
GND
 %:%9
V
DD

V DD

A B

Out

GND

& & ##
 "#
Deux réseaux duaux :
• un réseau N, entre la sortie et le "moins de l'alimentation"
• un réseau P, entre la sortie et le "plus de l'alimentation"

P
S
N
_
 "#
Ces deux réseaux doivent :
• être commandés par les mêmes entrées ei
• un seul réseau doit être passant
1

P
ei S=0
1
N

0
 "#
sortie F est générée par:
• la fermeture du réseau N, pour obtenir F = "0"
• la fermeture du réseau P, pour obtenir F = "1".
1

P
ei S=0
1
N

0
) # !1 # & =.>
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1 '1 !
15)1' ! 7 !)'

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B
A
C

D
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A
D
B C
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>
# V ,WC "
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1 2 3

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2 " 6
2 < 6

2 $
 : #

3.0
In
In
1 .5µ m/ 0.2 5 µm Out
2.0

Voltage [V]
VD D x x
O ut
0.5 µ m/0 .2 5µ m
0 .5µ m/ 0.2 5 µm 1.0

0.0
0 0.5 1 1.5 2
Time [ns]
 C

- 0 - 0
 " &
&
Q 8

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4
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X
$ *E +

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 *% ) ) # (
SABLE

LINGOT 5" - 6" - 7" - 8"

(Croissance cristalline)

Si

PURIFICATION
(Fusion de zone)

DECOUPE DES TRANCHE

(Wafer)
ENCAPSULATION
(Packaging)

FONDERIE DECOUPE
(Process)
 11
)
2 #
300mm )22

200mm

Capacity
Capacityand
andCost
CostBenefits:
Benefits:more
moredie/wafer
die/wafer
lower
lowercost
costper
perdie
die
+ . 3
HW

SW
 « Co-design »
Matériel/Logiciel
?
Niveau
Système
Niveau
Synthèse
CIRCUIT
architecturale
SPECIFICATIONS architecture

APPLICATION
M
PROCESSEUR

E
M

M
E ASIC
M

ASIC
Niveau Synthèse
Logique logique
Niveau
Physique Synthèse
FABRICATION
physique
4 4
optical
mask
oxidation

photoresist photoresist coating

removal (ashing)
stepper exposure

Typical operations in a single

photolithographic cycle (from [Fullman]).
photoresist
development
acid etch
process spin, rinse, dry
step
 !

! "

! " # $

! "
 !

! " %%

! " %%

! "

! " &
" # !

! "

! " #
$

Modèle ?
! "

$ %%

! "
%%

! " %
%%

! "

! "
&
 +
L = 0,28µm
W = 1µm
tox = 10nm

N+ L

P- t ox

Oxyde (SiO2) Poly (Silicium polycristallin)

Diffusion N (Silicium dopé N) Alu 1 (Première couche)
.4
∝
# )) .) + *" +
5 6 7
L < 0,5µm

100 Å

DEPOT
POLYSILICIUM
IMPLANTATION IONIQUE

ZONE DOPEE
D
POLYSILICIUM
 # )*+ " .) + *" +

ZONE DOPEE

POLYSILICIUM

S D
 # )*+ " .) + *" +

ZONE DOPEE

POLYSILICIUM

S D
 # )*+ " .) + *" +

ZONE DOPEE

POLYSILICIUM

S D
# *"#) .9(" :;.) .9 *+ "

ZONE DOPEE

POLYSILICIUM

S D
 4) #*&) .) # "+*#+

ZONE DOPEE

POLYSILICIUM

CONTACT

S D
 .)4 + .9* ( " ( ,4 ) ) " 8)*(
.<"+) # ""): "

ZONE DOPEE

POLYSILICIUM

CONTACT

ALU1

S D
.)4 + .9(" :;.) .9 *+ "

ZONE DOPEE

POLYSILICIUM

CONTACT

ALU1

S D
 4) #*&) .) 8 *

ZONE DOPEE

POLYSILICIUM

CONTACT

ALU1

VIA

S D
 .)4 + .9* ( " ( , )# ". " 8)*(
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ZONE DOPEE

POLYSILICIUM

CONTACT

ALU1

VIA

ALU2
S D
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@
/5 70

2 > 3

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?
( ,
3
 # 4 6
Layer Color Representation

Well (p,n) Yellow

Active Area (n+,p+) Green
Select (p+,n+) Green
Polysilicon Red
Metal1 Blue
Metal2 Magenta
Contact To Poly Black
Contact To Diffusion Black
Via Black
6 1! A µ #
6 .

4
Metal2

3
+ 6
8 #
6
# 6
$

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# # !"
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6 )
. # ?

poly_not_fet to all_diff minimum spacing = 0.14 um.

 ? .
V DD 3

In Out
• Dimensionless layout entities
• Only topology is important
• Final layout generated by
) “compaction” program

GND

Stick diagram of inverter

 VDD VDD

M2
M4

Vin Vout Vout2

M1 M3
)

#
 * # 4
( "

!+
! "

* * !+
# #

Dual-Well Trench-Isolated CMOS Process

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* B
* B
 9 3
Heading toward 1 billion transistors in 2007
1,000,000,000
Pentium® 4 Processor
0.18 µm 0.13 µm
100,000,000
Pentium® III Processor
10,000,000
Pentium® Processor
Pentium® II Processor
1,000,000
386™ Processor 486™ DX Processor
100,000
8086 286

4004 10,000
8080
8008 1,000
1970 1980 1990 2000 2010

Intel is doubling transistors every 2 years

 ! " #
The number of transistors on chip double each 18 months.."
Gordon Moore Circa 1975
# Transistors
per Die
10B 4G
2G
1G
512M
1B Memory IBM Power 4
Microprocessor 256M
x2 128M ItaniumTM
100M eac
16M
64M
h 2
yea
rs
x Pentium R4
Pentium RIII
10M
4M Pentium RII
1M Pentium
1M
Before 75 256K I486TM 1 GHz
projection
100K 64K I386 TM
16K 80286 100 MHz
8086
10K
1K 8080 10 MHz
1K 4004
1 MHz

1970 1975 1980 1985 1990 1995 2000 2005

Ref : Intel Dev Forum Feb 03
 +
1000

100 Pentium® 4 proc

1 Billion
10
Transistors
Million
1 386 Pentium® proc
Transistors

0,1
8086
0,01
8080
0,001
1970 1980 1990 2000 2010 2020
There will be billion transistor integration capacity
90 nm

130 nm

180 nm

250 nm

500 nm
 $ % & "

New structures are needed to maintain CMOS device performance...

?
Relative performance

Functional
10 Low Integration :
Temperature embedded DRAM
SOI devices (-30C)CMOS circuit/architecture
deliver higher Innovations
performance
at same litho Double Gate FET - 3D
generation
and Vdd
Copper and low-k
dielectric reduce
interconnect delay

Bulk CMOS and Al interconnect: Performance saturates

because of device nonscalability and interconnect delay

1
1995 2000 2005 2010 2015
 >
Voltage (IR Drop) Temperature Map Transistor Density

& " $ " → # $ " → & ' $ " →

& $ " ) %& $ " ' ( ) & $ " )
 2.
Gate
Gate

1 1 Delay = 1
Tox
Tox

Source LL
Freq = 1
Source Drain
Drain
Body
Body
1

Gate
Gate Delay ≈ 0.7
0.49 0.7 1
0.7
0.7 Tox
Tox
Freq ≈ = 1.43
Source
Source 0.7
0.7 LL
Body
Body
Drain
Drain
0 .7
0.7
 9 +
. " 6
1. $
+..2 Experimental transistors for
,- $ future process generations
+..-
/- $
50nm Length +..0
(IEDM2002)
2+ $
30nm Prototype
(IEDM2000) +..1
++ $
20nm Prototype
25 nm

15nm
+.))
(VLSI2001)
15nm Prototype
Introducing a new (IEDM2001)
10nm Prototype
process generation (ITJ 2002)
every 2 years
 9 A - ?
+
500
Intel’s 15nm NMOS Vg = 0.8V

400

Drain Current ( µ A/ µ m)
0.7V
25 nm 300
0.6V

200
15nm 0.5V

100 0.4V

0.3V
0
R. Chau et al., IEDM 2000 0 0.2 0.4 0.6 0.8

Drain Voltage (V)

 . ? 8 B

50nm 100nm

Transistor for Influenza virus

90nm Process Source: CDC
Source: Intel

90nm process is deep in

nanotechnology era
 * , C. 2>

16 nm Gate NMOS : Si-epi

80 nm SON BiCMOS SiGe:C
Published @ IEDM2001 S/D NMOS transistor
Poly
80nm

Si-channel

BOX

0.12
0.12 µm
µm CMOS
CMOS Copper
Copper Layers
Layers 90
90 nm
nm CMOS
CMOS
eDRAM
eDRAM memory
memory cell
cell High
High density
density SRAM
SRAM
1.36
1.36 µm2
µm2 cell
cell
Breakthrough - Silicon-On-Insulator (SOI)

Conventional Silicon Silicon On Insulator

Gnd Float

20-35% performance
gains n+ n+ n+ p n+
Scaling to sub- p
100nm generations Oxide

Ultra low power

applications No junction capacitance
No conventional silicon
MOS "body effect"

20-35% performance gain or 2-3x power

reduction for SOI over conventional silicon
at a given lithographic generation.
The Near Future: Strained Si

70% increase in electron mobility (inter Atoms distance increase)

35% electrical current increase
30% faster microprocessor with strained silicon transistors

Cross-section schematic of a n-channel SSOI MOSFET

"Strained" Silicon

Silicon Germanium
 %
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( % ** )

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% 4
3D: 60nm Double-gate Transistor (FinFET)

- Scalable to the smallest channel length

- World-record double-gate FET device performance
“gate delay” = 0.92 ps
Gate Pad
(Poly Si)

Gate Line

Source
Pad
Fin
Drain
Pad

Crystal-Si

Cross-section of 60 nm channel length FET

 * * %

Today’s semiconductors are a million

times cheaper than in the seventies
75 000 euros Price of 1 Mbit of memory
5 000 euros

400 euros
120 euros
30 euros
5 euros
0,5 euro
0,05 euro
1973
1977
1981
1984
1987
1990
Source : Siemens 1995
2000
 + 6,
D 2 B 11
% > ' () &*
? &*
E1 11 3 &= B F 11
+

Centre de recherche commun

ST/Philips/Motorola à Crolles
300 mm / 90 nm -> … 32 nm …
* ,* 6 6G

3'4 5 (

8389-.: ;).! * 589<Ω

" ! *

6
7
(
 @ / * 0

DRAM SRAM FLASH FeRAM OUM MRAM

Write speed Moderate Fast Slow Moderate Moderate Fast
Read speed Moderate Fast Fast Moderate Fast Fast
Density High Low High Medium High High
Endurability Good Good Poor Poor Good Good
Potentiel : Power High Low Low Low Low Low
Refresh Yes No No No No No
M - RAM
Retention No No Yes Partially Yes Yes
= RAM Scalability Bad Good Good Medium Good Good
"universelle" ? Write/Erase Charge CMOS Logic Charge Ferroelectric Phase Magnetization
(Capacitance) (Tunneling) transition

ST Micro + Motorola
IBM + Infineon + Altis RAM haute densité
Consortiums
Ind. Japonais
industriels
Atmel
multimédia, applications spécifiques,
Alditech
mémoires embarquées, ….
…
 * ,D G

MRAM

M-PGA ?
Novel devices

Quantum Computing
CO Molecular
Molecular Domino
Devices 2 way sort
circuit

Carbon Nanotubes

Organic Transistors
! " #
4 ?
BOITIER
)
(Package)

FIL DE MONTAGE
(Bond wire)

PLOT
(Pad)

PUCE
(Chip, die)
PATTE
(Pin, lead)
4 ?

! "
+ +
&& %
 - +
Wire Bonding

'

+ ', -
+ * - /+*-0

1 4
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4 ? 4
 " 3 4 ?
" # High Pwr Area Array
MCM
CPGA BGA

Fine Pitch
Chip Scale
QFP
Package
QFP
DIP Peripheral Array
TSOP
PLCC

Small Form Factor

! !
Ceramic Wire-bond Peripheral to Area
To Organic To Flip Chip Array & Chip Scale
IBM Power 4 RISC processor MCM packaging

Multi Chip Module: 2200 I / O, 5100 Board pads, 4 proc.

624
624 W
W module
module
85
85 x85
x85 mm
mm

Copper Die x4
Hat Glass Ceramic

LGA spring connector

Board
 4 3 H4 ? #

/ 7 8

/ 8
8

% ! ,$ 9 8

8 7 8

<( ( " ( >

#
 4 3 * 2
Antenna switch, high Q inductors, variable capacitors, resonators & filters
 4 ? / 40
Under Research
Ultrathin Stacked
Chip Scale Packaging
2003

8 Die Stack
50 µm Die
>150 M Units
Shipped 4 to 5 Die
1 to 1.2 mm
Thick
2 to 3 Die
1.2mm
Thick

75 µm Die Thinness

125 - 175 µm Die

Thickness +*#I). #= 4
 Circuits intégrés numériques
CONCLUSION

Pr. M. ROBERT ISIM MEA2 1

Points essentiels

Introduction

1- Caractéristiques générales des circuits logiques

2- Logiques à transistors bipolaires

3- Logiques à transistors MOS. Logique CMOS

4- Autres technologies

5- Comparaison des performances

6- Circuits intégrés programmables (FPGA)

7- Circuits intégrés spécifiques (ASIC)

Pr. M. ROBERT ISIM MEA2 2

Perspectives...

Système électronique = Matériel & logiciel

Matériel standard : composants standards, composants
programmables (FPGA)….

Matériel spécifique (ASIC)

Technologie « reine » : CMOS

Evolution: Systèmes sur puce réalisés à partir de
« composants virtuels » (« IP cores »)

Exemple : téléphone cellulaire

importante croissante du logiciel

petites séries : matériel « standard »

Contexte industriel : «Time to Market »

«Reuse» «Cost»
Pr. M. ROBERT ISIM MEA2 3
 Conception et fabrication de circuits intégrés
FABRICATION
Masques Technologiques
Puce

“Fondeur” Encapsulation
Test

Euros / mm2
Règles

Design Kit

Spécifications
CONCEPTION
ntexte : microélectronique

Réduction des dimensions : .35, .25, .18, .12µ, .09µ, ... 90nm
130nm
130nm

Augmentation du nombre de transistors : 10M, 20M, 100M, …1 G !

Augmentation de la vitesse : 100Mhz, 400Mhz, 1 GHz, 3 GHz,…

Puissance ….. limitée : 10, 20, 50, 100W, …

Augmentation des coûts de fabrication : solutions spécifiques ou

standards

Contexte : compétition, productivité, innovation, application,

TTM,…
125mm

Temps de conception … limité : 3, 6, 12m… !!!
150mm

Des verrous… 200mm
» PHYSIQUES ? ……. NanoSciences
CONSEQUENCES SUR LA FORMATION EN ELECTRONIQUE ?
» CAO, Architectures ? ……. Complexité
300mm5
Silicon is the
Engine

Converged
Computing and
Communications

Microprocessors

Entering Intel’s
Memory
Third Era
Pr. M. ROBERT ISIM MEA2 6
MATERIEL STANDARD ou SPECIFIQUE ?

Avant Hier Matériel spécifique

Circuit Circuit
standard standard µP
A/D
Logique
D/A « ASIC » • Complexité
mémoire mémoire Analog

P=>S
• Performances
Hier S=>P
RAM ROM • Grandes séries

FPGA FPGA ASIC

µC • Plateformes
DSP
µP
ASIC ASIC ASIC

mémoire mémoire Analog

Aujourd’hui
Matériel standard SOC
ASIC
FPGA FPGA FPGA • Prototypage
µP
FPGA FPGA FPGA • Programmable et
mémoire
Reconfigurable
mémoire
• Petites et moyennes
séries
Pr. M. ROBERT ISIM MEA2 7
”SOC” Technology Gates Pins Frequency Pow er Reuse
90 nm > 100M > 1500 > 1Ghz > 100W > 60%

RAM
ROM Logic
Spécification du système
µC
Matériel Logiciel
Analog DSP Partitionnement

Description Code
comportementale Code
Matériel
Logiciel embarqué Description
RTL Processeur
FPGA
RAM IP

ROM IP

Pr. M. ROBERT ISIM MEA2 8

System on Chip today

• Power is becoming a significant issue (consumption & dissipation)

• Design time cannot increase
• Costs : masks, process, EDA tools

Technology Gates Pins Frequency Pow er Reuse

90 nm > 100M > 1500 > 1Ghz > 100W > 60%

Digital :
Software Hardware • Multimedia player (MP3, MPEG…)
• Word processor
• Handwriting recognition
• Speech recognition
DCT
µP core • Cryptography, coding
• ….

RF Analog :
CAN
RAM CNA
• Amplification, filtering
• Demodulation
RAM memory
•…
Pr. M. ROBERT ISIM MEA2
Analog/ Digital Conversion 9
 Design and Technology Capabilities

Complexity
Prototype
Millions of Gates
- System level design
- HW-SW Codesign
- IP reuse ...
- verification
F
R SYSTEM
SPECS TO
O
Deep Submicron devices
M - Modeling (El. and TH.)
- EMC/Crosstalk
- Low Power
- Analog and Mixed
- RF ...

Technology
Pr. M. ROBERT
Capabilities
ISIM MEA2 10
 Années 60

Pr. M. ROBERT ISIM MEA2 11

ANNEE 1971 2001
Transistors 2 300 42 000 000 x 18,000
Freq. (kHz) 108 2 000 000 x 18,000
Tech. (µm) 10,00 0,13 / 6000

1984
1000 nm

2004
100 nm
Intel 4004 Intel Pentium 4
Pr. M. ROBERT ISIM MEA2 12
CAO de Systèmes sur Puce

Définition du produit
Langage Naturel
Codesign
Resposable Marketing
Spécifications Système Niveau
Niveaucomportemental
comportemental
V
Synthèse architecturale

PLATEFORME
C, C++, Java, Esterel, SDL, ...
é
r Architectes
i Niveau
NiveauRTL
RTL
f Logiciel Matériel
i
c
C, C++, … VHDL,Verilog Synthèse Logique
Composant Composant
a Niveau
Niveaulogique
logique
t
Software Hardware
i
o Circuit Synthèse physique
n RTL, Portes, Transistors, Layout
Circuit Niveau
Niveauphysique
physique
Ingénieur Asic
Fonderie

Fabrication
Pr. M. ROBERT ISIM MEA2 13