TD1 Correction PDF

Systèmes Electroniques Embarqués : 2019 / 2020 Iset Sousse
Correction TD 1
Systèmes Electroniques Embarqués

Conception de circuits numériques (FPGA)
Septembre 2019
1 Correction exercice 1 :
On a 4 sorties, chacune d’elle comporte 4 termes produits de 4 variables d’entrées.
O3 = A · B · C · D
O2 = A + B + C + D
O1 = A · B · C · D = A + B + C + D
O0 = A ⊕ B ⊕ C = (A ⊕ B) · C + (A ⊕ B) · C
= (A · B + A · B) · C + (A · B + A · B) · C
= A·B·C +A·B·C +A·B·C +A·B·C
Correction TD 1 R.Hertelli : hertelli.iset@gmail.com 1/19


2 Correction Exercice 2 :
Figure 1 – Convertisseur BCD/GRAY
2.1 Table de vérité
val A B C D W X Y Z
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 1
3 0 0 1 1 0 0 1 0
4 0 1 0 0 0 1 1 0
5 0 1 0 1 0 1 1 1
6 0 1 1 0 0 1 0 1
7 0 1 1 1 0 1 0 0
8 1 0 0 0 1 1 0 0
9 1 0 0 1 1 1 0 1
a 1 0 1 0 1 1 1 1
b 1 0 1 1 1 1 1 0
c 1 1 0 0 1 0 1 0
d 1 1 0 1 1 0 1 1
e 1 1 1 0 1 0 0 1
f 1 1 1 1 1 0 0 0
Table 1 – Table de vérité du convertisseur BCD/GRAY

Notre convertisseur possède 4 entrées. Alors, comme l’illustre la trabe de vérité , on peut co-
der 16 valeurs. Cependant, le convertisseur BCD/GRAY concerne seulement la plage des entrées
[0 · · · 9].
Ainsi, pour la plage des entrées [a · · · f ] , les sorties n’ont aucune importance de sorte qu’on peut
les remplacer par une valeur X.
2.2 Tableaux de Karnaugh

Ci-dessous les tableaux de karnaugh et les expressions optimales des sorties.

CD W =A
00 01 11 10
AB
00 0 0 0 0
01 0 0 0 0
11 x x x x
10 1 1 x x
CD X = A+B
00 01 11 10
AB
00 0 0 0 0
01 1 1 1 1
11 x x x x
10 1 1 x x
CD Y = B·C +B·C
00 01 11 10
AB
00 0 0 1 1
01 1 1 0 0
11 x x x x
10 0 0 x x

CD Z = C ·D +C ·D
00 01 11 10
AB
00 0 1 0 1
01 0 1 0 1
11 x x x x
10 0 1 x x

2.3 Réalisation PLD

Un comparateur travaillant sur deux bits. Il possède deux entrées sur deux bits appelées AB
et CD et 4 sorties : AB = CD(EQ), AB , CD(N Q), AB < CD(LT ) et AB > CD(GT ) .
Figure 2 – Comparateur 2 mots à 2 bits
A B C D EQ NE LT GT
0 0 0 0 1 0 0 0
0 0 0 1 0 1 1 0
0 0 1 0 0 1 1 0
0 0 1 1 0 1 1 0
0 1 0 0 0 1 0 1
0 1 0 1 1 0 0 0
0 1 1 0 0 1 1 0
0 1 1 1 0 1 1 0
1 0 0 0 0 1 0 1
1 0 0 1 0 1 0 1
1 0 1 0 1 0 0 0
1 0 1 1 0 1 1 0
1 1 0 0 0 1 0 1
1 1 0 1 0 1 0 1
1 1 1 0 0 1 0 1
1 1 1 1 1 0 0 0
Table 2 – Table de vérité du comparateur 2 à 2 bits
3.2 Tableaux de Karnaugh

Ci-dessous les tableaux de karnaugh et les expressions optimales des sorties.

CD
00 01 11 10 EQ = A·B·C·D+A·B·C·D+A·B·C·D+A·B·C·D
AB
00 1 0 0 0
01 0 1 0 0
11 0 0 1 0
10 0 0 0 1
CD
00 01 11 10 N E = A·C+A·C+B·D+B·D
AB
00 0 1 1 1
01 1 0 1 1
11 1 1 0 1
10 1 1 1 0
CD
00 01 11 10 LT = A·C+B·C·D+A·B·D
AB
00 0 1 1 1
01 0 0 1 1
11 0 0 0 0
10 0 0 1 0

CD
00 01 11 10 GT = A·C+A·B·D+B·C·D
AB
00 0 0 0 0
01 1 0 0 0
11 1 1 0 1
10 1 1 0 0

3.3 Réalisation PLD

On souhaite réaliser un décodeur hexadécimal pour afficheur 7 segments du schéma suivant
(les LED réalisées par l’afficheur sont allumées si la cathode est à 0 V) :
C’est un afficheur 7 segment à anode commune. Ainsi, l’activation d’un segment sera par la
mise à 0 de la cathode appropriée respectivement à C0 · · · C6 .
— Si T A = EA = 1
Notre Décodeur est en mode fonctionnement normal.
— Si T A = 0 ET EA = 1
Quelques soient les valeurs des entrées D3 · · · D0 , toutes les diodes LED d’afficheur sont
allumées. C’est le mode du test afficheur.
— Si T A = 1 ET EA = 0
Quelques soient les valeurs des entrées D3 · · · D0 , toutes les diodes LED d’afficheur sont
éteintes. C’est le mode extinction afficheur.


La table de vérité du décodeur est la suivante :
Nbre TA EA D3 D2 D1 D0 C0 C1 C2 C3 C4 C5 C6
0 1 1 0 0 0 0 0 0 0 0 0 0 1
1 1 1 0 0 0 1 1 0 0 1 1 1 1
2 1 1 0 0 1 0 0 0 1 0 0 1 0
3 1 1 0 0 1 1 0 0 0 0 1 1 0
4 1 1 0 1 0 0 1 0 0 1 1 0 0
5 1 1 0 1 0 1 0 1 0 0 1 0 0
6 1 1 0 1 1 0 0 1 0 0 0 0 0
7 1 1 0 1 1 1 0 0 0 1 1 1 1
8 1 1 1 0 0 0 0 0 0 0 0 0 0
9 1 1 1 0 0 1 0 0 0 0 1 0 0
a 1 1 1 0 1 0 0 0 0 1 0 0 0
b 1 1 1 0 1 1 1 1 0 0 0 0 0
c 1 1 1 1 0 0 0 1 1 0 0 0 1
d 1 1 1 1 0 1 1 0 0 0 0 1 0
e 1 1 1 1 1 0 0 1 1 0 0 0 0
f 1 1 1 1 1 1 0 1 1 1 0 0 0
X 0 1 x x x x 0 0 0 0 0 0 0
X 1 0 x x x x 1 1 1 1 1 1 1
Table 3 – Table de vérité du décodeur Hexadécimal
4.2 Tableaux de karnaugh

Ci-dessous les tableaux de Karnaugh et les expressions optimales des sorties.
Selon l’annexe 2 du P AL16L8AM , dès la sortie de la matrice OR, il y a un buffer à trois états
inverseur.
Alors, pour la simplification avec les tableaux de Karnaugh , il sera très bénéfique de chercher
C0 · · · C6 .
On plus, on travaille avec la logique inverse de sorte que les rassemblement des 1 permettent la
simplification des équations pour obtenir C0 · · · C6 .

D1 D0
00 01 11 10 C0 = D3 · D2 · D1 · D0 + D3 · D2 · D1 · D0
D3 D2
+D3 · D2 · D1 · D0 + D3 · D2 · D1 · D0
00 0 1 0 0
01 1 0 0 0
11 0 1 0 0
10 0 0 1 0
D1 D0
00 01 11 10 C1 = D3 · D2 · D1 · D0 + D2 · D1 · D0
D3 D2
+D3 · D2 · D0 + D3 · D1 · D0
00 0 0 0 0
01 0 1 0 1
11 1 0 1 1
10 0 0 1 0
D1 D0
00 01 11 10 C2 = D3 · D2 · D1 · D0 + D3 · D2 · D0
D3 D2
+D3 · D2 · D1
00 0 0 0 1
01 0 0 0 0
11 1 0 1 1
10 0 0 0 0

D1 D0
00 01 11 10 C3 = D3 · D2 · D1 · D0 + D3 · D2 · D1 · D0
D3 D2
+D3 · D2 · D1 · D0 + D2 · D1 · D0
00 0 1 0 0
01 1 0 1 0
11 0 0 1 0
10 0 0 0 1
D1 D0
00 01 11 10 C4 = D3 · D0 + D3 · D2 · D1 + D2 · D1 · D0
D3 D2
00 0 1 1 0
01 1 1 1 0
11 0 0 0 0
10 0 1 0 0
D1 D0
00 01 11 10 C5 = D3 · D2 · D0 + D3 · D2 · D1
D3 D2
+D3 · D1 · D0 + D3 · D2 · D1 · D0
00 0 1 1 1
01 0 0 1 0
11 0 1 0 0
10 0 0 0 0

D1 D0
00 01 11 10 C6 = D3 · D2 · D1 · D0 + D3 · D2 · D1 · D0
D3 D2
+D3 · D2 · D1
00 1 1 0 0
01 0 0 1 0
11 1 0 0 0
10 0 0 0 0
4.3 Caractéristiques PAL

16L18 : 8 sorties avec 7 termes produit de 16 variables : 10 entrées, 2 sorties et 6 entrée/sorties
en fonction d’états des buffers à trois états.
4.4 Réalisation PAL

EA commande les buffers de sorties ( Si EA = 0, tous les sorties prennent 0 Z 0 (Cn =0 Z 0 )).
Pour T A = 0 , toutes les sorties Cn = 0 quelques soient les valeurs des entrées. Alors les équations
deviennent :
C0 = D3 · D2 · D1 · D0 + D3 · D2 · D1 · D0 + D3 · D2 · D1 · D0 + D3 · D2 · D1 · D0 + T A (1)
C1 = D3 · D2 · D1 · D0 + D2 · D1 · D0 + D3 · D2 · D0 + D3 · D1 · D0 + T A (2)
C2 = D3 · D2 · D1 · D0 + D3 · D2 · D0 + D3 · D2 · D1 + T A (3)
C3 = D3 · D2 · D1 · D0 + D3 · D2 · D1 · D0 + D3 · D2 · D1 · D0 + D2 · D1 · D0 + T A (4)
C4 = D3 · D0 + D3 · D2 · D1 + D2 · D1 · D0 + T A (5)
C5 = D3 · D2 · D0 + D3 · D2 · D1 + D3 · D1 · D0 + D3 · D2 · D1 · D0 + T A (6)
C6 = D3 · D2 · D1 · D0 + D3 · D2 · D1 · D0 + D3 · D2 · D1 + T A (7)

Annexe 4
1
I
Incrément
0 4 8 12 16 20 24 28 31
19
O
2
I
18
I/O
3
I
17
I/O
4
I
16
I/O
5
I
15
I/O
6
I
14
I/O
7
I
13
I/O
8
I
12
O
9 11
I I

5 Correction exercice 5 :
Registre à décalage universel 8 bit.
Selon les entrées de contrôle S2 S1 S0 , on fait la rotation des données du registre.
Figure 3 – Registre R8 ROL
— S2 S1 S0 = 000 : opération de chargement.

— S2 S1 S0 , 000 : pour les restes de possibilités, on fait les rotations selon le nombre présenté
par les bits de contrôles .

La table de vérité du registre :
S2 S1 S0 O7 O6 O5 O4 O3 O2 O1 O0
0 0 0 D7 D6 D5 D4 D3 D2 D1 D0
0 0 1 O6 O5 O4 O3 O2 O1 O0 O7
0 1 0 O5 O4 O3 O2 O1 O0 O7 O6
0 1 1 O4 O3 O2 O1 O0 O7 O6 O5
1 0 0 O3 O2 O1 O0 O7 O6 O5 O4
1 0 1 O2 O1 O0 O7 O6 O5 O4 O3
1 1 0 O1 O0 O7 O6 O5 O4 O3 O2
1 1 1 O0 O7 O6 O5 O4 O3 O2 O1
5.2 Équations des sorties

On peut déduire directement du table de vérité les expressions des sorties.
O7 = S2 · S1 · S0 · D7 + S2 · S1 · S0 · O6 + S2 · S1 · S0 · O5 + S2 · S1 · S0 · O4
+S2 · S1 · S0 · O3 + S2 · S1 · S0 · O2 + S2 · S1 · S0 · O1 + S2 · S1 · S0 · O0

5.3 Caractéristiques PAL

P AL20R8 : 8 sorties comportant 8 termes produit de 20 variables : 12 entrées et 8 sorties.
Pour activer les sorties, il faut que OE = 0.
Pour compenser l’effet de buffer à 3 états inverseur aux sorties, on prend les valeurs des entrées
D0 · · · D7 inversées.

Annexe 5
CLK 1
I0 2 23 I11
D Q 22 Q7
Q
I1 3
D Q 21 Q6
Q
I2 4
D Q 20 Q5
Q
I3 5
D Q 19 Q4
Q
I4 6
D Q 18 Q3
Q
I5 7
D Q 17 Q2
Q
I6 8
D Q 16 Q1
Q
I7 9
D Q 15 Q0
Q
I8 10
I9 11 14 I10
13 OE

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Figure 1 – Convertisseur BCD/GRAY

2.1 Table de vérité

Table 1 – Table de vérité du convertisseur BCD/GRAY

2.2 Tableaux de Karnaugh

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2.3 Réalisation PLD

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Figure 2 – Comparateur 2 mots à 2 bits

3.1 Table de vérité

Table 2 – Table de vérité du comparateur 2 à 2 bits

3.2 Tableaux de Karnaugh

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3.3 Réalisation PLD

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4.1 Table de vérité

Table 3 – Table de vérité du décodeur Hexadécimal

4.2 Tableaux de karnaugh

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4.3 Caractéristiques PAL

4.4 Réalisation PAL

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Figure 3 – Registre R8 ROL

— S2 S1 S0 = 000 : opération de chargement.

5.1 Table de vérité

5.2 Équations des sorties

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5.3 Caractéristiques PAL

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