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20/10/2008

Circuits en couches minces

MCM et techniques connexes
par Michel MASSÉNAT
Docteur en physique de l’université de Bordeaux
Expert auprès de la Commission européenne
Consultant

1. Généralités................................................................................................. E 3 366 - 2
2. Technologies ............................................................................................. — 2
2.1 Techniques de réalisation et physique des couches minces ................... — 2
2.2 Couches minces multicouches ................................................................... — 3
2.2.1 Évolution des procédés...................................................................... — 3
2.2.2 Types de multicouches....................................................................... — 3
2.2.3 Procédés de dépôt .............................................................................. — 6
2.2.4 Obtention des motifs et perçage des vias ........................................ — 7
2.2.5 Packaging ............................................................................................ — 10
2.3 Performances et limitations........................................................................ — 11
2.3.1 Limitations actuelles........................................................................... — 11
2.3.2 Intégration des composants passifs ................................................. — 11
2.3.3 Tendances futures............................................................................... — 12
2.4 Contraintes industrielles ............................................................................. — 12
2.5 Comparaison avec les couches épaisses et autres techniques à couches — 12
2.5.1 Diffusion PatterningTM ........................................................................ — 13
2.5.2 Couche épaisse photo-imageable Fodel ........................................ — 14
2.5.3 Couche épaisse photodéfinissable.................................................... — 14
2.5.4 LTCC ..................................................................................................... — 15
2.5.5 Build-up MCM-L.................................................................................. — 15
3. Applications .............................................................................................. — 15
3.1 Interconnexion et applications basses fréquences................................... — 15
3.1.1 Substrats d’interconnexion MCM-S et MCM-D................................ — 15
3.1.2 Macrocomposants MCM-S et MCM-D .............................................. — 16
3.1.3 Substrats MCM-S et MCM-D actifs ................................................... — 17
3.1.4 Modules dits 3D .................................................................................. — 17
3.1.5 Couches minces pour encapsulation de composants haute
densité ................................................................................................. — 18
3.1.6 Cas particulier des électroniques numériques, dites rapides ......... — 19
3.2 Applications optoélectroniques.................................................................. — 19
3.2.1 Affichage ............................................................................................. — 19
3.2.2 Applications optoélectroniques à venir ............................................ — 20
3.3 Autres applications...................................................................................... — 20
4. Conclusion ................................................................................................. — 21
Pour en savoir plus........................................................................................... Doc. E 3 367

’article précédent [E 3 365], dédié aux couches minces dites « tradition-

L nelles », a défini ce que l’on entend par couche mince, à savoir un dépôt
généralement inférieur à 5 µm d’épaisseur, habituellement obtenu sous vide.
Ce dépôt est global, sur toute la surface du substrat et les motifs sont obtenus
par une méthode soustractive, gravure chimique par exemple.
Les couches minces sont utilisées depuis plusieurs décennies dans un grand
nombre d’applications. Les plus anciennes et encore les plus répandues sont

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probablement les applications optiques. La métallurgie, la photographie ont

également utilisé les couches minces mais dans les applications les plus
modernes, on rencontre maintenant la chimie, la biochimie et la médecine,
autour de capteurs de toutes sortes, de gaz mais aussi d’ADN (les biopuces).
L’interconnexion, sous la forme de substrats équipés de pistes conductrices
déposées, est également l’un des domaines privilégiés des couches minces.
Bien que détrônées dans les années 1980 par les couches épaisses dans ce
domaine particulier, la notion de « multichip module » (MCM ou module multi-
puce), apparue vers 1985, a redonné, grâce à certaines innovations techniques,
un certain intérêt aux couches minces, qui ont retrouvé dans ces applications
l’opportunité d’exploiter entièrement leurs capacités d’intégration.
Mais l’histoire ne fait que se répéter. L’intégration monolithique ne cesse
d’évoluer et de gagner du terrain sur l’intégration hétérolithique, la poussant à
évoluer à son tour. Si les MCM sont la réponse (hétérolithique) d’aujourd’hui
aux limitations engendrées par les ASIC (monolithique), les SOP (hétéro-
lithique) seront la réponse de demain aux SOC (monolithique) qui tentent de
prendre aujourd’hui la place des MCM. Il est certain que dans les SOP, super-
hybrides comprenant à la fois interconnexion de haute densité, électrique et
optique, composants actifs et composants passifs, dispositifs de refroidis-
sement et pourquoi pas microsystèmes électromécaniques, les couches minces
électroniques vont y prendre, plus que jamais, une place de choix.

L’auteur tient à remercier monsieur Thierry Lemoine, chef de département Céramique

etPackaging à Thalès TRT, responsable du laboratoire commun LABCOM BGCC/TRT, ainsi que
monsieur Sylvain Schmitt, ingénieur CNRS/IN2P3, pour l’aide qu’ils lui ont apportée dans la
rédaction et la correction de ce document.

1. Généralités également été décisif. En effet, l’intégration à la fois de plusieurs

Un tableau des sigles et abréviations peut être consulté à la
fin de l’article.
Le lecteur a trouvé dans l’article [E 3 365] toutes les généralités
propres aux couches minces utilisées dans les fonctions électro-
niques : définitions, domaines d’applications, types de composants
réalisés, matériaux et leurs caractéristiques.
Le présent article est, quant à lui, dédié aux applications récentes
d’interconnexion dénommées multichip modules, ainsi qu’aux
développements récents en matière d’optoélectronique et de pac-
kaging en trois dimensions.
Avec l’arrivée des techniques numériques complexes, des
grands composants (dont certains à plus de 1 000 intercon-
nexions), des besoins en miniaturisation, des techniques d’assem-
blage à base de flip-chip ou de CSP, de besoins en rapidité,
l’interconnexion à base de couches minces retrouve à coup sûr un
intérêt.
Toute l’originalité des techniques MCM-D (pour deposited )
repose sur une évolution des techniques couches minces utilisées,
qui permet d’obtenir dorénavant des substrats multicouches, ce
qui n’était pas le cas avec les couches minces des années 1970. Le
multicouche, associé à la densité d’intégration que les couches
minces permettent d’atteindre, correspond ainsi aux besoins gran-
dissants de compacité demandés dans quasiment tous les
domaines de l’électronique et de la microélectronique.
Mais que l’on ne s’y trompe pas, en parallèle avec cette évolu-
tion technologique, le passage de l’analogique au numérique a
niveaux de conducteurs (donc aussi de couches diélectriques), et
de composants passifs (résistances), tous en couches minces, n’est
pas évidente et a constitué le frein majeur des circuits hybrides des
années 1970. Or, les fonctions numériques ne requièrent plus de
passifs de haute précision/stabilité et ceux-ci peuvent alors être
rejetés hors des couches du substrat, rendant du même coup la
réalisation de multicouches complexes et denses, plus aisée.
Toutefois, de nombreux travaux réalisés dans les années 1990
permettent aujourd’hui, lorsque cela est nécessaire, d’envisager
l’intégration conjointe de composants passifs en couches minces
et d’un réseau multicouche dense, également en couches minces.
De plus en plus, passifs et réseau de conducteurs sont séparés
physiquement pour se rapprocher de l’évolution actuelle dite
« passifs enterrés », afin d’une part de protéger ces derniers
vis-à-vis des étapes de réalisation des conducteurs, et surtout
d’autre part de libérer la surface du substrat pour la pose exclusive
des composants actifs, avec un « facteur de mérite packaging » de
100 % (surface du substrat = surface de puces actives).
2. Technologies
2.1 Techniques de réalisation
et physique des couches minces
Le lecteur est invité à consulter également l’article [E 3 365] pour
tout ce qui concerne les techniques de réalisation et la physique
des couches minces :

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— méthodes de dépôt ;
— croissance et nucléation ;
— adhérence et contraintes ;
— méthodes de conception et de réalisation des motifs ;
— stabilité des couches minces.
Il y trouvera également un paragraphe dédié à la réalisation des
couches minces monocouches, celles que nous appelons « tradi-
tionnelles ». En particulier, y sont décrites les principales méthodes
de dépôt :
— évaporation thermique ;
— pulvérisation cathodique ;
— dépôt par voie gazeuse.
Le présent article est avant tout dédié à la description des appli-
cations plus récentes des couches minces, parmi lesquelles les
techniques dites de multichip modules représentent une avancée
essentielle.
2.2 Couches minces multicouches
Avec le besoin croissant en densité d’interconnexion requis par
les circuits numériques complexes, et avec l’arrivée dans les
années 1980-1985 des techniques dites MCM, les couches minces
utilisées en tant qu’élément d’interconnexion (seulement) revien-
nent au devant de la scène microélectronique.
Quelques années plus tard, alors que les nouvelles techniques
d’interconnexion sont bien maîtrisées, il apparaît que les nom-
breux éléments passifs nécessités par le tout numérique pourraient
être avantageusement intégrés à l’intérieur même du substrat, de
manière à en libérer la surface pour les composants actifs. La
notion de composants passifs enterrés est née, pour lesquels les
couches minces représentent une solution intéressante.
Ainsi, l’histoire se répète. Dix ans après la quasi-disparition des
circuits actifs réalisés à partir de couches minces, des fonctions
complexes sont à nouveau réalisées avec cette technologie, amé-
liorée, et des composants passifs sont à nouveau intégrés dans les
couches.
2.2.1 Évolution des procédés
■ Objectif
Chercher à évoluer est bien, mais on peut se poser la question
du but poursuivi et de l’objectif à atteindre. Cela permet d’orienter
les développements et de juger si l’objectif est ou non atteint.
En fait, lorsque l’on observe un circuit hybride traditionnel (en
couche épaisse multicouche), force est de constater que la distri-
bution des signaux occupe une surface non négligeable sur le
substrat ; les composants passifs également. On parle alors du
coefficient de foisonnement ou d’encombrement. De ce fait, un
paramètre important en miniaturisation, le facteur de mérite
packaging : Γ = SSi /Sm dans lequel SSi représente la surface totale
de silicium actif et Sm la surface du module hybride fini, demeure
relativement faible, ~ 5 à 10 % maximum. L’objectif premier est
d’augmenter ce facteur de mérite packaging. Pour cela, la surface
occupée par les composants passifs doit être réduite, d’où le
concept de composants passifs enterrés. Pour ce qui concerne le
système de conducteurs en couches minces, l’objectif est de
réduire le pas des lignes de manière à ce que l’ensemble de
celles-ci tienne dans la surface occupée par les actifs et les passifs,
sans requérir de surface supplémentaire. Cela est d’autant plus
facile à réaliser que les actifs numériques complexes sont de taille
de plus en plus importante.
Quelques études d’implantations ont permis d’observer que cet
objectif n’est pas déraisonnable. Généralement en effet, un pas de
50 µm (soit des lignes de 25 µm ou une densité d’interconnexion
de 200 cm · cm–2 par niveau conducteur) est largement suffisant,
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parfois même un pas de 75 µm suffit-il. Mais cela n’est habituel-
lement pas réalisable en technique de couches épaisses et impose
donc un retour aux techniques de couches minces.
Les techniques dites MCM sont donc nées d’une évolution des
procédés en couches minces, lesquels ont de tout temps présenté
l’intérêt d’une densité d’interconnexion nettement plus élevée que
celle obtenue en technique de couches épaisses (400 cm · cm–2
contre environ 20 cm · cm–2, pour un niveau conducteur), mais qui
butaient jusqu’ici sur la difficulté de réaliser plusieurs niveaux
conducteurs. C’est donc sur ce paramètre essentiel que les évolu-
tions eurent lieu. Ainsi, deux concepts sont-ils nés quasi
simultanément [6].
■ MCM-S
Le premier concept consiste à considérer que le meilleur subs-
trat possible pour interconnecter de grandes puces est le silicium
lui-même, et que l’interconnexion utilisée peut être la même que
celle utilisée pour la réalisation des circuits monolithiques type
ASIC, c’est-à-dire : métal (généralement aluminium) - dioxyde de
silicium - métal - dioxyde de silicium, etc. Ainsi, une fonderie de
composants, même quelque peu obsolète, peut-elle être utilisée
pour la réalisation de grands substrats dans une technique de
semi-conducteur dégradée, et sans les étapes de diffusion. Le
terme MCM-S (pour tout silicium) a été retenu pour identifier cette
filière particulière.
■ MCM-D
Le deuxième concept consiste à utiliser un diélectrique inter-
couche qui puisse être déposé à l’air libre, sans installation parti-
culière, et qui puisse recevoir une couche mince métallique,
généralement par sputtering. C’est ainsi que l’usage de diélec-
triques polymères est apparu possible. Ceux-ci sont déposés sous
forme liquide en couches relativement minces, sur le substrat ou
sur une couche métallique. Après polymérisation et durcissement,
ils sont gravés pour ouvrir les vias nécessaires. Une couche de
métal est alors déposée sur le polymère, gravée puis suivie d’un
nouveau dépôt de polymère, et ainsi de suite. Cette filière porte le
nom de MCM-D (pour couche déposée).
Force est de constater qu’aujourd’hui, même si les deux filières
coexistent, la deuxième a donné lieu à beaucoup plus d’applica-
tions que la première. La raison réside sans doute dans la néces-
sité pour la première de disposer d’une fonderie silicium, même
obsolète, ce qui n’est pas le cas d’une grande majorité d’hybri-
deurs qui se retrouvent plus dans le second procédé.
2.2.2 Types de multicouches
2.2.2.1 MCM-S ou procédé minéral « tout silicium »
Les avantages d’un substrat silicium sont nombreux :
— disponibilité assurée ;
— coût raisonnable ;
— coefficient de dilatation adapté ;
— légèreté ;
— performances thermiques ;
— excellent support mécanique pour des couches minces.
Les avantages d’une structure « tout silicium » sont quant à eux
basés sur l’existence d’un savoir-faire assez largement répandu et
sur l’existence d’installations de fabrication bien rodées, d’autant
que les performances attendues pour du MCM-S (traits de 10 µm
au minimum) sont loin des exigences du monde semi-conducteur
actuel (traces de 0,3 µm et moins).
Nota : ainsi de nombreux acteurs du monde microélectronique se sont-ils lancés, tôt,
dans cette voie : IBM, Honeywell, Hitachi, AT&T, Toshiba, Mosaïc, Raychem, nCHIP racheté
depuis par Flextronic et en France ES2 devenu Atmel.
Le processus de fabrication d’un substrat multicouche tout sili-
cium est largement simplifié par rapport à celui d’un circuit intégré
actif par le fait que les étapes de diffusion sont éliminées. Partant
d’une tranche de silicium rodée et chimiquement préparée, une
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première couche de SiO2 , d’épaisseur 1 à 2 µm, est déposée sur la
surface par oxydation thermique. Puis le dépôt est répété après
chaque dépôt de métal, de manière à constituer le multicouche.
Habituellement, le dépôt des couches 2 et suivantes est de nature
chimique, en phase vapeur, et n’excède pas 5 à 7 µm d’épaisseur,
valeur au-delà de laquelle des fissures peuvent apparaître dans le
diélectrique, ce qui est déjà l’une des causes de limitation de cette
filière. Dès le deuxième dépôt de SiO2 , des trous sont percés dans
la couche diélectrique pour assurer les interconnexions électriques
ou vias entre niveaux conducteurs.
Les conducteurs sont habituellement en aluminium, parfois chez
certains fournisseurs en cuivre, épaissi par voie électrolytique pour
les circuits de puissance.
Une passivation de type Si3N4 est généralement offerte pour
assurer la fermeture et la protection des couches minces. Des
ouvertures sont aménagées sur les pastilles de câblage.
Cette technologie dense (> 200 cm · cm–2 par niveau conducteur)
présente par sa structure même un avantage et un inconvénient.
■ Avantage
L’implantation en première couche métallique puis en seconde,
de plans de masse et d’alimentation est intéressante au niveau
implantation et routage car elle réduit les résistances et les selfs
des circuits d’alimentation. De plus, ces deux plans contigus
constituent une capacité parasite de découplage répartie, égale-
ment très intéressante vis-à-vis de ses performances.
L’anodisation de la première couche de métal, en lieu et place du
dépôt de SiO2 entre les deux plans, conduit à un diélectrique extrê-
mement mince, donc à une capacité de découplage améliorée (voir
[E 3 365]).
■ Inconvénient
Le dépôt de SiO2 qui s’intercale entre le deuxième plan (alimen-
tation) et la première couche de signaux constitue également un
diélectrique, aussi des capacités parasites naissent-elles entre
chaque piste et le plan métallique (voir encadré 1). Même faibles,
ces capacités sont un frein important vis-à-vis des signaux et doi-
vent être minimisées.
Exemple : un conducteur de 5 cm de long, 25 µm de large, sur un
dépôt diélectrique de 5 µm, représente une capacité de plus de 50 pF
avec le plan sous-jacent.
Limiter ces capacités parasites à une valeur acceptable conduit
donc à épaissir la couche diélectrique correspondante. On admet
généralement que 20 µm (10 µm au minimum, si le circuit n’est pas
trop rapide) sont nécessaires. Or, on vient de le dire, cette épais-
seur de SiO2 , déposée en CVD, engendre des contraintes internes
incompatibles, conduisant à la fissuration de la couche. Des procé-
dés complexes et donc chers, faisant appel à un dépôt PECVD de
SiO2 épais sous contraintes (précambrure du substrat), ont été mis
au point et brevetés. Cela a considérablement réduit l’intérêt, par
ailleurs élevé, de cette filière technologique.
En effet [11], malgré cela, la technologie MCM-S (également
appelée MCM-D inorganic par les Américains) est néanmoins
considérée comme plus robuste, plus facile à câbler (en raison de
la dureté du diélectrique), plus compatible avec les procédés de
réparation et plus fiable sous contraintes thermiques, que la filière
technologie MCM-D organique dont la description suit.
2.2.2.2 MCM-D ou procédé « par dépôts »
De ce qui précède, on comprend immédiatement l’intérêt majeur
d’un diélectrique organique polymère. Celui-ci est en effet plus
facile à déposer en couches plus épaisses, présentant moins
d’effets capacitifs parasites et générant moins de contraintes
internes. De plus, il présente une meilleure « planarisation » que le
SiO2 , lequel reproduit et accentue les reliefs des couches
sous-jacentes plus qu’il ne les efface, ainsi qu’une constante dié-
lectrique plus faible, favorable aux circuits rapides. Enfin, sa mise
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Encadré 1 – Capacité parasite entre ligne de signal
et plan de masse [6]
w- K
C = ε 0 ε r ---------
h Cb
avec ε0 permittivité du vide [ε0 = 1 / (36 · π · 109)],
εr permittivité relative du milieu diélectrique (ou
constante diélectrique),
w largeur du conducteur,
 longueur du conducteur,
h épaisseur de diélectrique entre plan et conducteur,
KCb facteur représentatif des effets de bord, avec :
120 π ε r ( eff ) h
K Cb = ---------------------- ⋅ ---------------- ⋅ ------
Z 0 ( ε =1 ) εr w
r
où : εr (eff) représente la permittivité équivalente, ou
efficace, dans le cas où le milieu diélectrique
n’est pas homogène, cas d’un conducteur de
surface par exemple. Généralement, la valeur
εr (eff ) = (εr + 1)/2 constitue une approxima-
tion suffisante. Dans le cas d’un conducteur
totalement enfoui, εr (eff ) = εr ,
Z 0 ( εr =1 ) représente la valeur de l’impédance caracté-
ristique de la ligne dans le vide (εr = 1), et
dépend du rapport largeur sur épaisseur w/h.
Dans le cas présent, pour w/h > 1, Z0 est défi-
nie par la relation empirique suivante [6] :
120π
Z 0 ( εr =1 ) ≈ -----------------------------------------------------------------------------------------
-
   
w h h 6
------ + 2,42 – 0,44 ------ + 1 – ------
h w w
L’impédance est exprimée en ohms et les longueurs en
mètres.
en œuvre reste à la portée d’un hybrideur conventionnel, pour
autant que celui-ci dispose d’un bâti de pulvérisation cathodique
pour le dépôt des couches conductrices.
Les inconvénients d’un tel diélectrique existent néanmoins. Ce
sont sa moins bonne stabilité dans le temps et en température, une
conductivité thermique plus faible ainsi qu’une résistance moins
bonne aux agressions chimiques.
Enfin, une couche organique moins dure qu’une couche miné-
rale peut conduire à des problèmes de câblage, particulièrement
aux ultrasons, d’où une attention particulière portée au module
d’élasticité (voir encadré 2). La fiabilité d’un tel système doit donc
être préalablement éprouvée. Cela ne veut pas pour autant dire
que de bonnes solutions n’existent pas, pour preuve le très large
développement que cette filière technologique a eu.
Nota : les utilisateurs de cette technologie sont en effet nombreux de par le monde :
AT&T (PolyHIC), IBM, Hughes-HDMI, MMS, General Electric-HDI, OKI, IMC, Fujitsu, Toshiba,
Thalès (ex Thomson-CSF Microélectronique) en France, à Chateaubourg, mais aussi des
céramistes comme NTK et Kyocera. Plusieurs d’entre eux déjà cités dans le paragraphe
précédent possèdent à la fois une technologie MCM-S et une technologie MCM-D. De plus,
il doit être considéré que cette liste n’est pas exhaustive tant les apparitions ou disparitions
sont fréquentes, dues à la fois aux évolutions technologiques qu’aux rachats et regroupe-
ments de sociétés.
■ Substrats
Les types de substrats utilisés en technologie MCM-D sont par-
ticulièrement nombreux.
Le silicium reste un matériau de choix assez souvent utilisé,
cependant les céramiques représentent probablement la majorité
des applications. Parmi celles-ci, citons l’alumine haute pureté
glassivée sur laquelle il est possible de déposer directement un
film mince de métal, ou bien l’alumine normale « planarisée » par
dépôt préalable d’une couche mince isolante. Le nitrure d’alumi-
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nium , AIN, recueille de plus en plus de suffrages en raison de son

excellente conductivité thermique. L’oxyde de béryllium n’est que Encadré 2 – Module d’élasticité d’un diélectrique
peu employé en raison de sa dangerosité. Les verres sont moins polymère [11]
utilisés pour les grands substrats, en raison de leur fragilité.
Les substrats métalliques isolés peuvent aussi, parfois, être uti- Les propriétés mécaniques d’un polymère sont pour une
lisés. Dans ce cas, on préfère des matériaux à coefficient de dilata- grande partie déterminées par la relation contrainte (force
tion accordé à celui du silicium et à forte conductivité thermique, appliquée par unité de surface)/déformation, ε = f (σ ) illustrée
Cu-Mo-Cu par exemple. On cite parfois l’usage d’un matériau par la courbe suivante :
composite comme le Cu-SiC-Cu.
σ (Pa)
Enfin, de plus en plus, des « MCM composites », laminés cou- σ 2
E=
ches minces, sont utilisés [2]. Ils consistent à déposer un réseau ε
MCM-D de peu de couches (2 à 3) sur un support de type MCM-C 1
ou MCM-L beaucoup moins dense, mais moins onéreux, qui
contient déjà quelques couches peu exigeantes en termes de den-
sité, les plans de masse et d’alimentation par exemple. Ils bénéfi-
cient ainsi à la fois des avantages de l’un et de l’autre. On les
nomme alors MCM-D/C ou MCM-D/L. Le tableau 1 donne quelques
éléments comparatifs entre les trois filières MCM-L (prise comme
référence dans l’étude), MCM-C haute température (ou HTCC) et
MCM-D polyimide. ε (%)

(0) avec ε déformation, exprimée en pourcentage d’allonge-

ment du matériau, par rapport à sa longueur initiale,
σ force appliquée, ou contrainte, en pascals,
Tableau 1 – Comparaison MCM-L/MCM-C/MCM-D
E module d’élasticité, rapport de la contrainte à la
(d’après [2])
déformation dans la zone élastique ; module dit « de
MCM-C MCM-D Young » dans la région linéaire des faibles déforma-
Paramètre comparatif MCM-L tions, s’exprime en pascals,
(HTCC) (polyimide)
1 point de fléchissement, ou limite entre la zone des
déformations élastiques et la zone des déformations
Largeur de ligne (µm) 100 100 25
plastiques,
2 point de cassure, limite de la région plastique.
Pas des lignes ..... (µm) 250 200 50
Plus le module d’élasticité est élevé, plus grande est la force
nécessaire pour déformer le polymère. Le module d’élasticité
Taille des vias ..... (µm) 150 100 25 (ou de Young) sert ainsi à mesurer la raideur et la dureté d’un
polymère.
Pas des vias ........ (µm) 300 250 75
● BCB (benzocyclobutène) : monosources, commercialisés par
Constante diélectrique 4,5 9,5 3,5 Dow Chemical sous le nom Cyclotene, les BCB plus récents sont
livrés sous forme de résine « état-B », c’est-à-dire prépolymérisés,
puis cuits à température plus basse, 210 à 250 oC. Leurs avantages
 -----------
250   -----------
75 
Densité relative 300 2 300 2
d’interconnexion 1 ≈ 1,4 ≈ 16 incontestables sont une meilleure « planarisation » ainsi qu’une
constante diélectrique et une absorption d’eau plus faibles. Ils
Longueur relative 250 75 existent également en version photo-imageable.
d’interconnexion 1 -----------
300
≈ 0,8 -----------
300
≈ 0,3 ● Cyanate esters (CE) : moins utilisées, les résines cyanate ester
consistent en des mélanges propriétaires à base de résine triazine et
Temps de propagation 250 9,5 75 3,5 d’autres matériaux acryliques.
relatifs
1 ----------- ---------- ≈ 1,2 ----------- ---------- ≈ 0,2
300 4,5 300 4,5 ■ Conducteurs
Les conducteurs compatibles sont entre autres choisis parmi les
métaux suivants.
■ Diélectriques ● Aluminium : très courant, bon marché et bien maîtrisé dans les
techniques semi-conducteurs, ce métal a de bonnes propriétés élec-
Les diélectriques les plus courants sont les suivants. triques et une bonne résistance à l’oxydation. Il souffre néanmoins
● Polyimides (Pl) : le polyimide résulte de la réaction d’un dianhy- de ne pas pouvoir être rechargé par voie électrolytique.
dride aromatique (PMDA) avec un diamine aromatique (ODA), les- ● Cuivre : le cuivre présente des caractéristiques électriques
quels donnent en première réaction l’acide polyamique soluble meilleures que l’aluminium ainsi qu’une plus grande résistance à
(PAA), lequel peut être considéré comme le monomère du poly- l’électromigration. Il est facilement déposé sous vide ou par électro-
imide. La polymérisation à 350 ou 400 oC du PAA donne le poly- déposition mais s’oxyde rapidement. Une barrière de chrome ou de
imide, mais le PAA réagit avec le cuivre, ce qui complique le titane est nécessaire avec le polyimide (en effet, le cuivre est attaqué
procédé. De très nombreuses variantes existent : Pyralin, PIQ, par l’acide polyamique, monomère du polyimide), ce qui n’est pas
Syntorg (ou PPQ), Probamide, Ultradel, etc., dont certaines à nécessaire avec le BCB.
faible CTE ou d’autres avec agent photosensible incorporé, les PID ● Or : de coût plus élevé, l’or présente de bonnes propriétés élec-
ou diélectriques photo-imageables. triques ainsi qu’un dépôt relativement aisé (dépôt sous vide, par
Les polyimides sont multisources, ce qui est un énorme avan- voie électrolytique ou chimique). Idéal pour les finitions en raison de
tage. son inertie vis-à-vis de la corrosion, il nécessite cependant une
Nota : DuPont, Hitachi Chemical, Cemota/IFP, Ciba Geigy, Amoco, Toray sont les princi- couche d’accrochage et une barrière, généralement en nickel,
paux fabricants de polyimides. chrome, titane ou alliage titane/tungstène.

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CIRCUITS EN COUCHES MINCES __________________________________________________________________________________________________________
2.2.3 Procédés de dépôt
2.2.3.1 MCM-S
■ Conducteurs
Les dépôts se font par sputtering. Une couche mince d’alumi-
nium de 1 à 2 µm est déposée par pulvérisation cathodique
(§ 2.2.1.2 de [E 3 365]) sur la surface du substrat. Après gravure
puis dépôt de la couche isolante diélectrique, une nouvelle couche
mince d’aluminium est déposée. Le procédé se répète autant de
fois qu’il doit y avoir de niveaux conducteurs (généralement de
2 à 5 niveaux).
■ Isolants
● CVD et PECVD : les couches minces intermédiaires de SiO2 sont
déposées en CVD ou PECVD (§ 2.2.1.3 de [E 3 365]). Le PECVD [8]
peut être assimilé au sputtering mais il s’agit d’un procédé chimique
qui ne nécessite pas de cible. Seul un gaz est nécessaire. Dans le cas
présent, l’isolant SiO2 est obtenu par réaction du gaz silane SiH4
avec du N2O dans un plasma RF, dont le principal avantage est qu’il
est obtenu à température modérée (~ 300 oC), en dessous de la tem-
pérature de fusion de la couche mince d’aluminium.
● Anodisation : dans certains cas, lorsque la technique d’implan-
tation utilise plan de masse et plan d’alimentation, il peut être avan-
tageux de réduire l’épaisseur de la couche isolante diélectrique pour
favoriser la capacité de découplage entre les deux. Dans ces condi-
tions, une technique d’anodisation du premier plan métal déposé
est préférée au dépôt PECVD d’une couche isolante. L’anodisation,
principalement celle de l’aluminium, est bien connue puisque déjà
largement utilisée dans la fabrication des condensateurs en alumi-
nium électrolytique. Par anodisation, la couche naturelle d’alumine
(~ 0,01 µm) présente à la surface d’un film d’aluminium non traité
peut être suffisamment épaissie pour présenter les caractéristiques
voulues, en particulier une tension de tenue satisfaisante. L’anodisa-
tion est généralement opérée dans un bain d’acide sulfurique, le
film d’aluminium constituant l’anode. Le potentiel appliqué entre
anode et cathode se retrouve alors en quasi-totalité sur la mince
couche d’alumine. L’aluminium agressé migre alors au travers de
cette couche, permettant ainsi à l’oxydation de se poursuivre. La
décroissance du courant produit permet de maîtriser l’épaisseur de
la couche déposée [1] [3] [10]. Dans certains cas, l’oxydation d’une
couche très mince de tantale est préférée à celle d’une couche
mince d’aluminium, l’oxyde de tantale Ta2O5 présentant une
constante diélectrique supérieure à celle de l’alumine Al2O3 .
2.2.3.2 MCM-D
■ Conducteurs
Les conducteurs utilisés en MCM-D sont plus variés qu’en
MCM-S. Le plus courant est incontestablement le cuivre, mais
l’aluminium, l’or ainsi que des alliages cuivre/aluminium sont éga-
lement utilisés. Du fait des problèmes d’adhérence ou de suscepti-
bilité de certains d’entre eux, des métaux intermédiaires comme le
nickel, le chrome, le titane ou le titane/tungstène sont également
utilisés en couches très minces (50 à 500 nm).
● Sputtering : le mode de dépôt est quasi exclusivement la pulvé-
risation cathodique pour toutes les couches d’accrochage ainsi que
pour l’aluminium. Les couches à base de cuivre ou d’or peuvent éga-
lement être obtenues par recharge électrolytique ou par dépôt chi-
mique (electroless plating ), pour autant qu’une sous-couche de
métal préexiste. Dans le cas de la recharge électrolytique, ou galva-
noplastie, une sous-couche conductrice doit être prévue pour la
mise de l’ensemble des équipotentielles au même potentiel.
● Galvanoplastie : l’avantage essentiel de la galvanoplastie est la
rapidité de dépôt (> 1 µm · min–1), mais une contrainte est la néces-
sité de disposer d’une sous-couche conductrice, ou « germe », qu’il
faut ensuite éliminer des zones d’isolation. Cela augmente le
nombre d’étapes du procédé (voir procédés additif et semi-additif,
§ 2.2.2 de [E 3 365]). En galvanoplastie, le substrat joue le rôle
d’anode et les ions métalliques issus du bain électrolytique sont
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réduits puis déposés sur les zones libres (au travers des ouvertures
d’une laque photosensible) de la sous-couche d’accrochage.
Rapide, le procédé est néanmoins dynamique et doit être parfai-
tement surveillé pour une bonne reproductibilité. En particulier,
l’appauvrissement du bain tout comme les conditions d’agitation
modifient les conditions de dépôt. La présence d’impuretés dans le
bain peut conduire à des problèmes de pollution, d’adhérence, de
contraintes résiduelles et de fissurations. De même, une bonne
homogénéité des motifs à déposer est conseillée car des variations
dimensionnelles conduisent à des densités de courant différentes,
donc à des épaisseurs déposées différentes d’un motif à un autre,
les lignes les plus fines recevant les épaisseurs les plus fortes.
Chrome, cuivre, or et nickel peuvent être déposés de cette
manière, ce qui permet de réaliser par ce moyen toute architecture
complexe utilisant plusieurs de ces métaux.
● Dépôt chimique : à l’opposé de la méthode précédente, un
dépôt chimique ne nécessite pas de sous-couche conductrice
continue. Seule une couche de germination catalytique sans contact
électrique est requise, laquelle peut être prégravée selon le motif à
réaliser. Le dépôt métallique s’effectue par réduction des ions métal-
liques dans une solution aqueuse et par dépôt sélectif de ceux-ci sur
la base de germination catalytique.
Une solution de cuivre chimique est habituellement formulée de
la manière suivante [10] [11] :
— le sulfate de cuivre constitue la source d’ions cuivre ;
— le formaldéhyde agit comme agent réducteur ;
— l’hydroxyde de sodium constitue la source d’ions hydroxyles.
La réaction qui prend naissance lors du dépôt est la suivante :
à l’anode : 4OH– + 2HCHO → 2HCOO– + 2H2O + H2 + 2e–
à la cathode : Cu++ + 2e– → Cu
Le procédé fonctionne naturellement bien sur l’or et le nickel
mais peu sur les surfaces inertes telles que les diélectriques poly-
mères et SiO2 . Ces dernières surfaces doivent alors être activées
par un sel de palladium pour initialiser le dépôt.
■ Isolants
Deux méthodes de dépôt des couches diélectriques polymères
coexistent : le dépôt dit « à la tournette » et le dépôt par aspersion.
● Dépôt dit « à la tournette » (« spin coating ») : ce mode
d’enduction très commun est hérité du dépôt des laques photosen-
sibles. Le polymère en solution est déposé au centre du substrat en
rotation. Sous l’influence de la force centrifuge résultant de la rota-
tion, le liquide se répand uniformément du centre vers la périphérie
du substrat (figure 1). Vitesse et temps de rotation sont les para-
mètres essentiels qui guident épaisseur, planéité et régularité de la
couche déposée. La mouillabilité du substrat doit être préalable-
ment assurée par un excellent nettoyage qui en chasse toute impu-
reté. Un primaire d’accrochage étant nécessaire, celui-ci est souvent
inclus dans la solution polymère elle-même.
● Dépôt par aspersion (« spray coating ») : une rampe dispense
un brouillard constitué du polymère en solution, vaporisé, au-des-
sus du substrat, lequel se translate sous la rampe. Deux translations
orthogonales du substrat sous la rampe assurent une bonne couver-
ture ainsi qu’une bonne homogénéité du dépôt. Pression d’asper-
sion et vitesse de déplacement guident les paramètres du dépôt.
Mais la viscoélasticité du polymère ainsi que sa concentration dans
la solution sont aussi des paramètres influents essentiels.
● Polymérisation et réticulation (« curing ») : quel que soit le
mode de dépôt du polymère en solution, celui-ci doit être « cuit »,
c’est-à-dire polymérisé et réticulé, pour donner une couche dure et
stable. La « cuisson » des polyimides s’opère de 350 à 400 oC ou
plus, suivant les produits. Celle des BCB s’opère plus bas, entre
210 et 250 oC.
Lors de la polymérisation de l’acide polyamique en polyimide, le
solvant N-méthyl pyrrolidone (NMP) est évaporé. La réticulation
des chaînes polyimides s’opère quant à elle en libérant deux molé-
cules d’eau par unité de polymère formé. La perte de masse en sol-
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2.2.4 Obtention des motifs et perçage des vias

2.2.4.1 Motifs conducteurs

Figure 1 – Dépôt à la tournette ou spin coating
Si dans le cas des couches minces monocouches, la méthode
soustractive par insolation et attaque chimique est largement la
plus utilisée et reste utilisée en MCM-S aluminium, les couches
minces multicouches MCM-D demandent des performances que
cette méthode a un peu de mal à offrir : gravure fine, planarisation,
etc.
Dans ces conditions, les procédés additifs et semi-additifs déjà
décrits (§ 2.2.2 de [E 3 365]) lui sont préférés. Un de leurs intérêts
est entre autres qu’ils font appel à une méthode de recharge sélec-
tive, plus rapide que le dépôt sous vide. Ceci est particulièrement
avantageux pour les couches d’or et de cuivre.
La méthode de lift-off (également décrite § 2.2.2 de [E 3 365]) est
utilisée par les fabricants qui recherchent une extrême densité et
une haute définition. Ce type de dépôt, particulièrement apprécié
dans le monde du semi-conducteur compte tenu de la finesse
recherchée pour les conducteurs (traits de moins de 0,1 µm de
large), a conduit aux procédés modernes de métallisation cuivre
multicouches dénommés « procédés Damascène » (figure 2), en
référence aux méthodes d’incrustation métalliques d’art dans les
armes anciennes, en usage quelques siècles avant notre ère dans
ce qui allait devenir la Syrie actuelle. Cette méthode reste néan-
moins plus utilisée dans le monde du semi-conducteur que dans
celui du MCM.

2.2.4.2 Motifs diélectriques et formation des vias

Figure 2 – Métallisation « Damascène » à six niveaux
vant et en eau est de 20 à 30 % pour le produit totalement
polymérisé. La rémanence de solvant et d’eau dans le cas d’un pro-
duit non totalement polymérisé peut conduire à des difficultés
significatives telles que :
— contraintes internes après retour à température ambiante ;
— modification du CTE du polymère ;
— modification de sa constante diélectrique ;
— existence de résidus d’acide polyamique susceptibles de réagir
avec le métal du système conducteur.
Il est donc particulièrement important de parfaitement maîtriser
et surveiller cette étape délicate qu’est la polymérisation d’une
résine diélectrique.
Dans le cas des circuits multicouches, les couches isolantes
doivent aussi être ouvertes aux points d’interconnexion (ou vias)
entre la couche métallique inférieure et la couche métallique supé-
rieure. Ces vias constituent le motif de la couche diélectrique. Plu-
sieurs méthodes permettent d’ouvrir ces vias dans la couche :
gravure sèche, gravure humide, diélectrique photosensible, abla-
tion laser.
■ Gravure sèche (ou par plasma). RIE
Le procédé est dit sec en ce sens qu’il ne nécessite pas de bain
d’attaque chimique liquide. L’attaque, selon les cas, chimique ou
mécanique et chimique, se déroule dans un plasma chargé
d’espèces très actives (radicaux et atomes ionisés réactifs) [8]
[17] [18].
La gravure plasma, ou PE, fait partie des procédés dits « de gra-
vure sèche ». Elle est obtenue en plaçant le substrat dans une
chambre à vide maintenue à une pression de 130 à 1 300 Pa, en
présence d’un gaz, par exemple un fluorocarbure tel que le
Fréon 14 (CF4) ou bien le Fréon 116 (C2F6).
Un champ électrique de type radiofréquence, appliqué perpendi-
culairement à la surface du substrat, entraîne l’ionisation des molé-
cules du gaz. L’état de plasma dit « réactif », ou RIE, est atteint
lorsque la présence de radicaux libres hautement réactifs vis-à-vis
de la couche à graver est obtenue. Ces radicaux réagissent avec,
par exemple, les zones découvertes de SiO2 pour donner des pro-
duits de décomposition gazeux, alors éliminés par ventilation. Des
ouvertures sont ainsi réalisées. L’ensemble du procédé peut se
décrire ainsi [19] (figure 3) :
— génération des espèces chimiques dans le plasma ;
— transfert de ces espèces vers la surface du substrat ;
— adsorption par la couche à graver ;
— réaction avec le matériau de surface ;
— désorption du produit de réaction ;
— diffusion dans l’environnement gazeux et extraction.
Sans polarisation particulière, BPE (ou plasma au tonneau),
l’attaque est en général très isotrope, comme dans le cas d’une
attaque chimique par voie humide. Il peut s’ensuivre un problème
de sous-gravure. L’application d’une polarisation continue dans la
chambre permet d’accélérer les ions réactifs dans une direction

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X hν Diélectrique polymère

+ A Substrat
A + +
A Espèces neutres A
A a dépôt, polymérisation du diélectrique
+ (H ; H* ; H*2 ...)
+
e– A Espèces chargées
+ + Couche de masquage
électriquement
+ A + (H+ ; H+2 ; e– ...)
e– Autres espèces
X (rayons X ; h ν ...)

a plasma
b dépôt du masque « dur »
Plasma gazeux
Photorésist
Génération d’espèces réactives

Diffusion n Diffusion
Diffusion
à la Diffusion
vers
à la
surface levers
gaz
surface Gaine legaz
du Gaine
plasma n c dépôt, révélation du masque photorésist
n* du plasma
Adsorption Désorption
Adsorption
n* Désorption

Réaction Film mince

d gravure du masque « dur »
b mécanisme

Figure 3 – Plasma gazeux et mécanisme d’attaque (d’après [17] [18])

préférentielle, généralement perpendiculaire au substrat. La gra-

e gravure plasma isotrope ; anisotrope
vure devient alors anisotrope. On a ajouté une composante méca-
nique, ou bombardement, à la composante attaque chimique pure.
En raison de la forte anisotropie possible du procédé de gravure
par plasma réactif, un taux de gravure important dans la direction
perpendiculaire au substrat est atteint. Par ce procédé (figure 4), de
très petites fenêtres (de l’ordre de 0,5 µm) peuvent être obtenues.
Les méthodes d’attaque par plasma nécessitent en général l’usage
d’un masque métallique plus résistant, dit « dur », donc d’opéra- f ablation du masque
tions supplémentaires [7].

■ Gravure humide
La gravure par voie humide se fait par attaque chimique dans
une solution, généralement aqueuse. Par exemple, SiO2 est gravé
par une solution partiellement diluée d’acide fluorhydrique HF,
tamponnée par du fluorure d’ammonium NH4F [19]. Simple à
mettre en œuvre et de grosse capacité, elle est majoritairement uti-
lisée. Cependant, elle présente plusieurs inconvénients [19] :
— elle est isotrope, donc génère des effets d’attaque latérale ou
sous-gravure, qui limitent la résolution du motif ;
— la vitesse est éminemment variable et dépend de plusieurs
paramètres dont la charge en substrats traités ;
— le point de fin de gravure reste difficile à contrôler.
Un rinçage parfait est nécessaire après gravure. Son contrôle se
fait par mesure de la résistivité de l’eau désionisée utilisée. On
considère qu’à 0,16 MΩ · m, le rinçage est suffisant (résistivité de
l’eau ultrapure = 0,18 MΩ · m).
Figure 4 – Procédé de gravure sèche, sous plasma (d’après [7])
■ Diélectrique photosensible
Dans ce cas, le polymère utilisé comme diélectrique contient
lui-même les éléments photosensibles habituellement rencontrés
dans un photorésist. La gravure du polymère consiste donc tout
simplement à exposer celui-ci puis à le révéler, avant de le poly-
mériser. Dans le cas d’un polymère de type négatif, les zones non
exposées ne sont pas durcies et sont donc éliminées lors du net-
toyage qui accompagne son développement.
Polyimides et BCB existent en version photosensible (PSPI et
PSBCB). Ils ont une durée de vie bien définie avant utilisation et
nécessitent un stockage réfrigéré, afin de réduire les risques de
préréticulation et de prévenir l’augmentation de viscosité qui
s’ensuit.

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Laser UV Homogénéiseur
XeCl à 308 nm
Lentille de champ
Masque
Lentilles transfert
Substrat
Contrôle
Table X-Y
X Y
Figure 5 – Ablation laser par projection (d’après [2])
En raison du fait que l’opération de révélation est réalisée sur un
produit non encore polymérisé, des variations dimensionnelles
existent entre le sommet et le fond des motifs, dues à la fois au
nappage du produit et à l’angle d’attaque du révélateur. Il faut donc
en tenir compte et cela limite la résolution du procédé.
■ Ablation laser
L’ablation de matière pour la formation des vias par laser est un
procédé bien reconnu [20]. Suivant le type de laser utilisé (plutôt
infrarouge ou bien ultraviolet), la nature de l’ablation est différente
(fusion, évaporation dans le premier cas, et plutôt chimique dans
le second cas). Il s’ensuit des différences d’apparence des trous
formés et de leurs flancs, plus propres et plus abrupts dans le
second cas.
Les lasers utilisés pour percer les vias dans les couches minces
polymères sont donc préférentiellement choisis dans le domaine
des ultraviolets. Ce peuvent être des lasers Nd : YAG dont on n’uti-
lise que les troisième, quatrième ou cinquième harmoniques
(355 nm, 266 nm ou 212 nm), mais les lasers à excimères (XeF à
351 nm, XeCl à 308 nm, KrF à 248 nm et surtout ArF à 193 nm),
bien que plus onéreux, sont les outils de prédilection pour ce type
d’applications.
Deux modes d’ablation peuvent être utilisés.
● Ablation par balayage (ou globale), SLA : un laser de faisceau
large balaye la surface totale du substrat. Un masque protecteur doit
donc être préalablement déposé sur le diélectrique. Le percement
des vias s’opère en regard des ouvertures du masque, sur toute la
surface soumise au faisceau.
● Ablation par projection (ou discrète) : un masque disposé sur le
chemin optique du laser définit un faisceau de la forme du motif (le
via) à graver. Le percement des vias s’opère donc unitairement,
motif par motif (figure 5).
Les grandes capacités de focalisation d’un faisceau laser
permettent l’obtention de motifs fins et très bien délimités, de
flancs quasi verticaux, sans gravure latérale. Des vias de 75 µm
sont aisément percés dans des couches de polyimide de 20 µm
d’épaisseur avec un laser à 308 nm. L’utilisation de lasers à 193 nm
améliore encore la résolution du perçage jusqu’à des vias de 25 µm
et moins.
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e e e
0,7 e 0,5 e 0,2 e
Figure 6 – Vias étagés (d’après [6])
2.2.4.3 Remplissage des vias
Le remplissage des vias est un autre élément de difficulté. En
effet, un trou est ouvert dans le diélectrique jusqu’à la couche
métallique sous-jacente. Pour qu’un contact électrique s’établisse
entre ce métal et la couche métallique suivante, le métal doit épou-
ser les formes du trou. Deux méthodes se présentent alors : les
vias étagés (staggered vias ou conformal vias) ou les vias empilés
(stacked vias ).
■ Vias étagés
Il s’agit de la méthode généralement utilisée avec les procédés
soustractifs (ou à enlèvement de métal). La couche de métal est
déposée sur toute la surface du diélectrique et descend donc dans
les trous en épousant la forme de leur contour. Après gravure, une
couche de diélectrique est à nouveau déposée, laquelle suit aussi
le contour de la cavité. Dans ces conditions, pour qu’un nouveau
via puisse être formé sur le même nœud, il doit être décalé pour
ne pas amplifier les déformations dues à la cavité. En effet, pour
que le contact soit bon et l’épaisseur de métal sur les flancs du trou
suffisante, ces flancs doivent présenter un angle pas trop élevé
(figure 6).
Si un via présente plusieurs niveaux, chaque trou est implanté
décalé du précédent, parfois en spirale, ce qui fait alors ressembler
la structure à celle d’un escalier en colimaçon. L’impact sur le rou-
tage et sur les règles d’implantation n’est pas négligeable.
■ Vias empilés
L’utilisation d’une méthode additive (§ 2.2.2 de [E 3 365]) permet
de faire croître le métal dans un trou aménagé dans le diélectrique.
De cette manière, la planarisation est bien meilleure et plusieurs
vias peuvent parfaitement être superposés (ou empilés).
La contrepartie est que des étapes supplémentaires sont requises.
La figure 7 montre un procédé assez répandu en MCM-D polyimide
cuivre, dans lequel des couches minces de chrome cuivre assurent
de surcroît l’isolement entre le conducteur rechargé cuivre et la
couche diélectrique polyimide, pour les raisons de fiabilité déjà évo-
quées (risques liés à l’action éventuelle de l’acide polyamique sur
le cuivre). Dans le cas où la planarisation n’est pas encore suffisante,
une étape de polissage mécanique et chimique (CMP) est ajoutée.
Il est évident que ce procédé, par ailleurs plus compliqué, facilite
l’implantation et le routage, et améliore la densité d’inter-
connexion.
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Polymère
Flash chimique de Ni
Couche d'accrochage Cr/Cu
a percement des vias
Substrat dans le diélectrique

Ni
chimique

b croissance chimique
du via

Cr/Cu (pulvérisation cathodique)

c pulvérisation de la
couche d’accrochage
Cr/Cu
Figure 8 – Boîtier cofritté en AIN, type LGA, bicavité,
960 entrées-sorties recto verso (doc. Astrium)

Photorésist

2.2.5 Packaging
On ne revient pas ici sur l’assemblage des composants. Celui-ci
d masquage a été décrit dans [E 3 365] (§ 2.2.4) et il n’y pas de différences fon-
du photorésist damentales entre l’assemblage sur couches minces monocouches
et l’assemblage sur substrats multicouches MCM-S ou D. La plu-
part des composants sont collés, parfois brasés. Leurs inter-
Cuivre électrodéposé connexions sont réalisées par câblage filaire or ou aluminium. De
plus en plus, cependant, pour des raisons de densité et de vitesse,
le flip-chip est préféré au câblage filaire.
Au plan du packaging lui-même, la différence essentielle réside
dans le type de fonctions intégrées en technologies MCM-S ou D.
e dépôt électrolytique Pour la plupart, ces fonctions sont numériques et complexes. Cela
de cuivre veut dire que de nombreuses et grandes pastilles de semi-conduc-
teur sont implantées, avec comme corollaires principaux une aug-
mentation du nombre des entrées-sorties et, lorsque le circuit est
destiné à fonctionner à fréquence élevée, une augmentation de la
puissance dissipée.
Exemple : un boîtier hermétique actuel pour MCM peut présenter
f ablation du une cavité de 6 à 8 cm de côté (parfois jusqu’à 10 cm), plusieurs cen-
photorésist et taines d’entrées-sorties et doit permettre de dissiper jusqu’à 10 W
gravure du métal (parfois même 20 W).

Flash Ni chimique Il n’y a pas énormément de solutions à ces exigences. Le boîtier

g dépôt de la barrière
de diffusion
h structure de vias
empilés
Figure 7 – Procédé et structure de vias empilés (d’après [6])
type pour MCM-S ou D se présente comme suit (figure 8) :
— corps céramique multicouche (4 à 8 couches) cofritté, pour :
• la protection et la robustesse,
• l’interconnectabilité interne qu’il autorise ;
— système d’entrées-sorties sophistiqué :
• flatpack au pas de 0,635 ; 0,5 et même parfois 0,4 mm,
• PGA, CBGA ou CCGA,
• LGA destiné à recevoir billes ou colonnettes, ou bien destiné à
être interconnecté par pression au travers d’interposeurs ;
— matériau adapté :
• couramment, alumine Al2O3 ,
• matériau conducteur thermique : AIN, SiC,
• matériau à plus faible permittivité, comme cocuit basse tem-
pérature, pour les circuits rapides.
Une évolution récente est le boîtier dit à fond intelligent. Le fond
de ce boîtier cofritté multicouche reprend tout ou partie des fonc-
tions d’interconnexion du substrat MCM. S’agissant alors d’un
MCM-C dont l’interconnectabilité en surface peut s’avérer insuffi-

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sante, une ou plusieurs couches MCM-D peuvent lui être adjointes.

Il devient donc substrat de type MCM-D/C. Pour en faire un boîtier

· cm–2)
hermétique, un cadre métallique est brasé à la périphérie du MCM-L MCM-C
substrat.
4

2.3 Performances et limitations
On a vu que deux domaines d’application particuliers se
partagent l’utilisation des couches minces en électronique : celui
des capteurs, des passifs de hautes performances, des régimes de
fonctionnement particuliers (UHF)... et celui, plus récent, dans
lequel la couche mince utilisée en tant que substrat retrouve ses
lettres de noblesse, grâce en particulier au multicouche.
Les circuits en couches minces, utilisés dans les techniques
MCM, représentent donc une avancée majeure dans les techniques
hybrides, et concurrencent les techniques ASIC monolithiques tou-
jours en bute aux problèmes de taille de puce, de rendement de
fabrication et d’investissement à amortir.
Cependant, les techniques MCM sont multiples et se font,
elles-mêmes, concurrence. En particulier, les MCM-C et les MCM-L,
moins coûteux que les MCM-S ou que les MCM-D, répondent de
plus en plus aux exigences de l’électronique professionnelle et
grand public, ne laissant aux couches minces que les applications
de très hautes performances ou les applications de très haute fia-
bilité.
Devant les exigences actuelles en matière de packaging :
— faible coût ;
— mince, léger, portable ;
— performances élevées (rapidité) ;
— multifonctionnalité (nombre élevé de puces) ;
— ergonomie, facilité d’utilisation, attrait, différentiation,
il apparaît que de nombreuses limitations viennent grever l’intérêt
des couches minces utilisées en tant que substrats multicouches,
par rapport aux techniques MCM concurrentes déjà citées ou à
d’autres techniques naissantes. Quelles sont ces limitations ?
2.3.1 Limitations actuelles
■ Coût
Il est clair qu’après le monolithique (ASIC, SOC), les MCM-S et
les MCM-D (rassemblées sous la désignation MCM-D) représentent
la solution technologique la plus onéreuse. Comme l’atteste la
figure 9, elle reste cependant la seule solution viable pour des den-
sités d’interconnexion élevées.
■ Dimensions, légèreté, portabilité
Du fait de leur fragilité, tant celle des couches minces que celle
des puces nues rapportées, les MCM-S et D nécessitent un boîtier
(§ 2.2.5 de [E 3 365]). Ce boîtier procure malheureusement un
encombrement et une masse supplémentaires (indépendamment
du coût), peu compatibles avec les exigences de légèreté et de por-
tabilité des équipements grand public. Une tendance est donc à
l’abandon de ce boîtier, malheureusement incompatible vis-à-vis
de ces filières.
■ Performances
Les performances actuelles des MCM-S et D en termes de den-
sité d’intégration sont bonnes. Les capacités actuelles de perçage
des vias (frein essentiel à l’intégration) sont de :
— 25, 50 et 50 µm de diamètre, en technique photovias ;
— 5, 10 et 10 µm de diamètre, en techniques RIE et laser ;
pour des diélectriques respectivement de 10, 15 et 20 µm d’épais-
seur. Mais il faut se défier de ces valeurs. En effet, la réduction de
section des pistes conductrices et l’augmentation de la taille des
substrats sont antagonistes. Une piste de 20 cm de long et de
25 µm de large représente 8 000 (en langage d’implanteur). Or
Coût (
3
MCM-D
2
1
0
0 100 200 300 400
Densité d'interconnexion (cm · cm–2)
Autre estimation :
MCM-L  0,2 · cm–2
MCM-C  0,3 · cm–2
MCM-D  1,5 · cm–2
(par couche conductrice)
Figure 9 – Coût comparatif des filières MCM
on a vu (tableau 4 de [E 3 365]) que la résistance de feuille des
conducteurs, dans des épaisseurs de 1 à 2 µm, avoisine 15 à
35 mΩ · –1. Cela peut donc conduire à des résistances de lignes
de 120 à 280 Ω, ce qui est parfaitement excessif tant vis-à-vis de la
puissance propre dissipée que de la dégradation des signaux et
des retards apportés.
Il y a donc un risque à faire trop petit, sur des surfaces trop
grandes (expression d’un rapport de dimensions raisonnable,
lequel ne devrait pas excéder 1 000 à 2 000).
De plus, d’autres risques fonctionnels existent à faire cohabiter
trop près des pistes trop longues. Ces risques se nomment :
— couplages, inductifs et capacitifs, donc diaphonie ;
— selfs parasites des alimentations et bruits de commutation ;
— diminution de l’immunité aux bruits, induite par la diminution
des tensions d’alimentation.
■ Multifonctionnalité
La multifonctionnalité des circuits numériques modernes conduit
à l’intégration d’un nombre élevé de circuits intégrés sur un même
substrat. Le corollaire en est un nombre élevé d’entrées-sorties qui
devient difficile à gérer si l’intégration du circuit n’est pas totale.
L’impact sur le boîtier est important.
■ Ergonomie
Ce même boîtier s’avère peu compatible avec les exigences
actuelles d’ergonomie et d’attrait, essentiellement demandées aux
applications grand public. Cette filière reste donc cantonnée à des
applications professionnelles et Hi-Rel (high reliability ) qui n’ont
pas ce genre d’exigences.
2.3.2 Intégration des composants passifs
Il apparaît clairement que l’un des facteurs actuels essentiels de
perte d’intégration est la place occupée par les très nombreux élé-
ments passifs nécessités par l’électronique numérique. En effet, il
faut garder présent à l’esprit que des résistances de pull-up ou de

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pull-down sont associées à chaque entrée de signal d’un circuit
intégré. De même, une capacité de découplage est associée à cha-
que entrée d’alimentation du même circuit. Quand on sait que les
circuits intégrés numériques complexes dépassent aujourd’hui
1 000 entrées- sorties et qu’un ratio de 1/8 à 1/6 de ces entrées-sor-
ties est dévolu aux alimentations et aux masses, on se rend
compte du nombre de composants passifs qui peuvent être asso-
ciés à ces puces actives. Ces passifs peuvent occuper aujourd’hui
la moitié de la surface d’un substrat.
Heureusement, les exigences de performances sont faibles. Des
composants passifs à ± 10 % ou même à ± 20 % sont suffisants.
Nous sommes loin des exigences des fonctions analogiques ou de
conversion A/N. Cela laisse donc une possibilité à leur intégration
dans le substrat pour un coût qui ne soit pas trop prohibitif.
Ce problème est probablement celui qui génère actuellement le
plus d’études et de développements. Tous les fabricants de MCM
travaillent sur le sujet. De nombreuses solutions pour l’intégration
des capacités, des résistances et même parfois des inductances,
sont proposées.
Mais le problème est difficile car, à la différence des couches
minces monocouches dans lesquelles le passif est la dernière
étape, dans les couches minces multicouches, la réalisation du
passif est la première étape si l’on veut qu’il soit enterré. Dans ces
conditions, il doit subir toutes les opérations et toutes les cuissons
relatives au dépôt des couches conductrices et diélectriques. Sa
qualité et sa stabilité peuvent en être altérées, d’où la difficulté du
procédé. Le choix d’un diélectrique comme le BCB, à température
de cuisson plus faible que celle du polyimide, peut être un élément
déterminant.
Les solutions retenues pour la réalisation des couches résistives
sont diverses, entre autres : NiCr, TaN et Ta2N, CrSi, TaSi, TiW. Des
résistances de feuille de quelques ohms par carré à 100 Ω · –1
sont obtenues par sputtering puis gravure RIE de ces matériaux.
Pour la réalisation des capacités, on propose des diélectriques
tels que : SiO2 , Si3N4 , TaxOy , BaTiOx , Ba (Zr, Ti) O3 (ou BZT), (Pb,
La) (Zr, Ti) O3 (ou PLZT), BCB chargé de poudre de BaTiOx , ou poly-
imide chargé de poudre de PbMgTiOx , etc. Des capacités spéci-
fiques de 22 nF · cm–2 ont ainsi été obtenues. En MCM-S,
l’utilisation de plans conducteurs aluminium dont l’un est anodisé
par une couche de 0,15 µm d’alumine [2] permet d’atteindre
50 nF · cm–2.
Pour la réalisation des inductances, on propose des matériaux
comme NiFe-Cu ou Al, NiFe constituant le noyau magnétique et le
cuivre ou l’aluminium le conducteur. Une inductance spécifique de
35 nH · mm–2 mesurée à 1 MHz a été obtenue par le Georgia Tech
Institute [2].
Mais le problème des passifs demeure encore. En effet, si l’incor-
poration de ces éléments dans les couches du substrat MCM
répond à une attente évidente en matière de densité d’intégration
et de performances, le coût de réalisation de ces éléments reste
notablement plus élevé que l’achat et le report de composants dis-
crets. Cette technologie reste donc encore aujourd’hui limitée à des
applications de haut niveau.
2.3.3 Tendances futures
De ce qui précède, on comprend aisément dans quelles direc-
tions les développements futurs doivent s’opérer pour que le
MCM-S ou le MCM-D pénètre les marchés de masse à bas coût :
— recherche de matériaux passifs moins onéreux à déposer ;
— élaboration des couches minces sur des surfaces plus
grandes ;
— utilisation de la haute densité seulement là où cela est néces-
saire, mixage avec des technologies moins onéreuses : MCM-D/C et
D/L ;
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— recherche de solutions de packaging non hermétiques, moins
onéreuses que les grands boîtiers hermétiques ;
— utilisation de puces de type KGD (known good die ) pour
apporter une solution au problème du rendement de première
passe lors de l’assemblage de puces multiples.
Mais cela suffira-t-il ? Rien n’est moins sûr et il reste probable
que les techniques de couches minces multicouches continueront
à s’adresser à des marchés haut de gamme. C’est que des
concurrents sérieux s’annoncent. En particulier, l’apparition des
composants type CSP est à même de changer le panorama de
l’assemblage de haute densité. De la taille de la puce nue, le CSP
n’en est cependant pas une et reste compatible avec des solutions
d’assemblage type TMS. De plus, ses exigences de protection sont
bien moindres et il est acheté, contrôlé et testé unitairement.
Cela laisse à penser que les technologies MCM, même dans
leurs versions les moins onéreuses, MCM-C et surtout MCM-L, ne
représentent sans doute plus l’avenir des produits de masse. L’uti-
lisation de CSP sur des substrats SBU à microvias, pas très éloi-
gnés des substrats MCM-L, pourrait bien répondre aux exigences
à la fois de dimensions, de taille, de légèreté et de coût, des élec-
troniques grand public, du moins pour les fonctions convention-
nelles ne requérant pas de performances particulières.
2.4 Contraintes industrielles
Les contraintes industrielles liées aux procédés MCM couches
minces sont pour l’essentiel dues au fait que ces technologies
n’ont jamais vraiment percé dans le domaine des fabrications de
masse. De ce fait, le développement des outils industriels n’a pas
suivi la demande, ce qui conduit aujourd’hui à un coût de substrats
inacceptable pour des applications de grande diffusion. Ainsi, on
considère [2] qu’un cinq couches, solution topologique assez tradi-
tionnelle qui associe deux niveaux de signaux à un niveau de
masse, un niveau d’alimentation et un niveau d’assemblage, éla-
boré dans une filière MCM à 400 cm · cm–2 ou plus, revient à envi-
ron 8 à 16 € · cm–2, ce qui en limite l’usage aux applications pour
lesquelles la densité atteinte et les performances sont absolument
prioritaires (cas des supercalculateurs par exemple). Un objectif
d’environ 0,5 € · cm–2 semblerait en effet plus raisonnable.
Pour tenir cet objectif ambitieux, des améliorations importantes
doivent être apportées au procédé. La première voie consiste à
augmenter la taille des panneaux de manière à augmenter le
nombre de substrats et ainsi diminuer le coût unitaire de fabrica-
tion. La deuxième voie consiste à diminuer l’investissement en
infrastructure (salles blanches) et en équipements de fabrication.
Parvenir à fabriquer des substrats acceptables dans une salle blan-
che de classe inférieure et réduire le coût des équipements par une
plus large diffusion, sont la solution. Le coût élevé des polymères
diélectriques (actuellement ~ 1 000 € · kg–1) et de leurs procédés
de mise en œuvre doivent être révisés à la baisse, par la recherche,
par exemple, d’autres matériaux. Enfin, un effort doit être fait sur
les temps de cycle. Le tableau 2 (d’après [2]) illustre cette réflexion.
2.5 Comparaison avec les couches
épaisses et autres techniques
à couches
La différence principale entre couches minces et couches
épaisses réside dans le fait que les premières correspondent à un
procédé soustractif dans lequel l’essentiel de la précision est
obtenu par une opération de photolithogravure, alors que les
secondes sont issues d’un procédé additif dans lequel la perte de
précision est pour l’essentiel due à la mise en œuvre d’un produit
non encore dur lorsque le motif est élaboré.
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Tableau 2 – Difficultés et améliorations proposées (d’après [2])

Paramètre de procédé Situation actuelle Évolution proposée Facteur d’amélioration

Taille de substrat...................................................................(cm) 12,7 × 12,7 ou ∅ 15,24 40,6 × 40,6 10 ×

Coût d’infrastructure .....................................................(€ · m–2) 11 000 (classe 100) 2 200 (classe 1 000) 5×

Coût des équipements.........................................................(M€) 20 à 150 4 à 20 5×

Coût des matériaux....................................................... (€ · kg–1) 1 000 100 10 ×

Type de mise en œuvre ..........................................................(%) 20 (spin) 80 (non spin) 4×

Durée brute de process ...........................................................(h) 200 100 2×

Coût de substrat pour 5 couches................................ (€ · cm–2) 8 à 16 0,3 à 0,8 50 ×

On a vu que la précision assez facilement atteinte en gravure de

couches minces est de l’ordre de 10 µm, alors que les problèmes
de sérigraphie, de nappage des couches épaisses et de leur cuis- Sérigraphie uniforme de couche épaisse
son, limitent la taille des ouvertures à quelque 250 µm et la largeur
des pistes à 125 µm environ.
Substrat
Mais les couches épaisses restent néanmoins sympathiques car
moins onéreuses à obtenir, bien maîtrisées par de nombreux fabri- a sérigraphie du diélectrique
cants, et ne nécessitant ni bâtis de dépôt sous vide, ni salles
blanches de classe 100. C’est pourquoi des tentatives intéressantes
de développement de filières couches épaisses de haute précision
sont-elles apparues dès le début des années 1990. Le concept de
base réside dans l’idée d’utiliser le procédé couche épaisse pour
déposer uniformément la couche, diélectrique ou conductrice, puis Substrat
d’utiliser un procédé de gravure pour obtenir le motif souhaité. Le
procédé couche épaisse devient alors soustractif, l’intérêt étant que
b sérigraphie des plots de définition, ou patterning
ce n’est plus la sérigraphie, opération de précision modeste, qui
définit le motif, mais une opération de gravure, a priori plus pré-
cise. Certains ont d’ailleurs baptisé ce procédé « sérigravure ».
Trois développements principaux partent de cette idée :
— Diffusion Patterning (procédé DuPont) ;
— gravure sur pâte non cuite, ou procédé Fodel (de DuPont) ;
Zones diffusées dans le diélectrique
— gravure sur pâte cuite (procédé Astrium), ou couche épaisse
photodéfinissable. c séchage, diffusion dans le diélectrique

H2O
2.5.1 Diffusion Patterning

Essentiellement utilisé pour la réalisation des vias dans les

couches épaisses diélectriques, le procédé passe par deux étapes
successives de sérigraphie. La première, uniforme, dépose la cou- Substrat
che diélectrique. La deuxième suit immédiatement la première et
dépose des plots, de la taille des vias et à l’endroit où ils doivent
être formés dans la couche diélectrique. Le séchage des couches d lavage à l’eau
suit.
Le matériau utilisé pour la sérigraphie des plots contient un Film diélectrique après cuisson
agent qui, lors du séchage, diffuse dans la couche diélectrique
sous-jacente et rend celle-ci soluble dans l’eau. Une opération de
Vias
lavage à l’eau permet alors d’éliminer le diélectrique correspon-
dant aux vias. La couche peut alors être cuite (figure 10).
e cuisson
Des vias de 125 µm, au pas de 250 µm, sont couramment obte-
nus par ce procédé, lequel ne prétend donc pas rivaliser avec la
résolution atteinte par les couches minces. Figure 10 – Procédé dit Diffusion Patterning (DuPont)

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2.5.2 Couche épaisse photo-imageable Fodel 

Le procédé Fodel, également développé par DuPont, consiste à
utiliser des pâtes couches épaisses, conductrices ou diélectriques,
photo-imageables.
L’agent dit photo-initiateur, contenu dans la couche, réticule le
polymère de couplage de la couche sous UV, le rendant résistant
au solvant de développement.
Après sérigraphie d’une couche uniforme, puis insolation aux
UV au travers d’un écran, pour définir lignes conductrices ou vias,
la pâte sèche est développée par une solution aqueuse de Na2CO3 .
Elle est ensuite cuite de manière conventionnelle (figure 11).
La seule limitation est due au fait que l’opération de gravure
ayant lieu sur pâte sèche mais non cuite, une légère dégradation
des motifs peut se manifester lors de la cuisson. Cela limite quel-
que peu les ouvertures des vias à 75 µm, au pas de 125 µm, sur
diélectrique de 40 à 45 µm d’épaisseur. Lignes conductrices et iso-
lements peuvent être gravés à 25 µm, mais le standard est 40 à
50 µm de largeur et d’espacement.

Sérigraphie uniforme de couche épaisse

Figure 12 – Application spatiale des couches épaisses
photodéfinissables (doc. Astrium)
Substrat

a sérigraphie du diélectrique et séchage

DuPont annonce ainsi des performances proches des couches
Collimateur
minces pour un coût réduit de moitié.

UV collimatés 2.5.3 Couche épaisse photodéfinissable

Écran Le procédé ne présente en lui-même aucune originalité particu-

lière mais nécessite une mise au point délicate du système
d’encres utilisé. Présenté par Astrium et homologué en environne-
Film épais exposé
ment spatial, il consiste à déposer une couche épaisse uniforme,
conductrice ou diélectrique, puis à faire cuire celle-ci. De cette
manière, il est possible d’obtenir un dépôt plus mince (< 10 µm) et
Substrat
plus dense que normalement. En particulier, la présence de poro-
sités dans le diélectrique doit être minimisée car c’est elle qui
b exposition aux UV limite la résolution des vias.
Les couches conductrices cuites sont traitées comme des
H2O+Na2CO3 couches minces, par insolation photolithographique, puis gravure
chimique humide. Des motifs de moins de 10 µm ont été obtenus
mais une largeur de lignes et d’isolements de 25 à 50 µm est en
Film épais révélé
général bien suffisante.
Les couches diélectriques peuvent être gravées de la même
Substrat manière. Cependant, le perçage par laser à excimère de cette
couche donne d’excellents résultats et des vias de 25 µm sont cou-
c développement ramment obtenus. Ceux-ci sont remplis de métal lors du dépôt de
la couche conductrice suivante (technique des vias étagés).

Film épais après cuisson Au plan du coût, cette dernière technique n’est certes pas opti-
mum mais elle se justifie par les performances atteintes, exac-
tement celles des couches minces, et par l’usage d’un procédé
Vias couche épaisse relativement peu modifié, donc déjà disponible
dans de nombreux ateliers.
d cuisson La figure 12 montre le plan supérieur de report et de câblage,
ainsi que les deux niveaux de signaux X et Y d’un circuit calcula-
teur complexe de 33 mm × 45 mm, comprenant quelque 2 500 vias
Figure 11 – Procédé diélectrique photo-imageable Fodel (DuPont) percés par laser, sur conducteurs de 50 µm.

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2.5.4 LTCC
Le LTCC, ou cocuit basse température, a largement pris le pas
sur le HTCC (cofritté haute température) pour toutes les applica-
tions de masse. Il est en effet d’un coût plus abordable grâce à une
industrialisation plus à la porté des hybrideurs et plus favorable
aux applications RF grâce à un matériau de permittivité plus faible
que la céramique conventionnelle.
Les performances du LTCC en termes de densité d’intégration
restent très en deçà de celles des couches minces. L’explication
réside dans le fait que le procédé de dépôt métallique (générale-
ment argent ou argent/palladium) est du type couche épaisse et
que sa complexité et son imprécision sont accrues par l’empilage
et la compression des feuilles de matériau LTCC avec les risques
de mauvaise superposition et de glissement qui s’ensuivent. On
considère aujourd’hui qu’un pas de 175 µm en standard est le
mieux que l’on puisse atteindre avec cette technologie, même si
150 µm est parfois possible. Les vias les plus fins sont percés au
diamètre de 75 µm. La résistance de feuille des pistes réalisées
(> 2 mΩ · –1 pour 10 µm d’épaisseur) n’est pas extrêmement
bonne et impose parfois la mise en parallèle et en superposition de
plusieurs motifs identiques, ce qui explique le nombre élevé de
couches conductrices souvent rencontré dans un substrat LTCC ou
HTCC complexe.
Exemple : IBM met en œuvre des substrats à plus de 60 (par-
fois 80) couches conductrices.
Une des plus grosses difficultés du LTCC (comme du HTCC) est
l’important retrait en X, Y et en Z (~ 30 à 40 %) qui apparaît lors de
l’opération de cofrittage ou de cocuisson. Cela nuit fortement à la
résolution qu’il est possible d’atteindre avec cette technique, parti-
culièrement sur des substrats de grande taille. La société Thalès
Microelectronics (ex Sorep-Érulec) met actuellement au point un
procédé de cocuisson sans retrait en X et en Y, grâce à la mise en
compression des feuilles du matériau LTCC cru entre deux plaques
d’alumine crue à plus haute température de frittage, lors de cette
opération critique. Après cocuisson, les plaques d’alumine sont éli-
minées par abrasion.
2.5.5 Build-up et MCM-L
Le circuit imprimé reste le substrat privilégié des applications de
masse. Mais il reste peu dense pour des applications portables, en
raison essentiellement de la technique de stratification et des pro-
blèmes de fluage et de glissement qui lui sont liés.
La technique dite build-up, qui se traduit par « stratification
séquentielle progressive », tente de remédier à cet état de fait.
Sur un cœur conventionnel (FR4 à 2 ou à 4 niveaux de métal par
exemple), des niveaux haute densité sont ajoutés sur chaque face
par une technique proche de la technique MCM-D, c’est-à-dire par
dépôts successifs de couches isolantes et métalliques, gravure de
celles-ci et perçage de vias par laser.
Une option de plus en plus répandue consiste à laminer sur le
substrat une feuille souple, le RCC ou RCCF, constituée d’un sand-
wich de résine organique prépolymérisée et de cuivre en feuille
mince. Après polymérisation de cette feuille sur le substrat, celle-ci
est gravée, percée, puis rechargée en cuivre. Un autre niveau peut
alors être déposé. La seule contrainte est l’obligation de déposer le
RCC sur chaque face du substrat de manière à conserver la symé-
trie en matière de coefficient de dilatation.
Cette technique sans « prépreg », élément de collage de la stra-
tification conventionnelle, permet de réaliser des substrats plus
minces et plus denses en surface. Des lignes et espacements de
75 µm sont réalisables assez facilement sur un ou deux niveaux sur
chaque face du substrat. Les vias peuvent être percés jusqu’à
25 µm grâce à l’usage de plus en plus répandu du laser, mais le
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problème qui subsiste est celui de la recharge en cuivre des trous
ainsi formés. Réalisée généralement par dépôt chimique, cette
recharge suppose que le trou puisse être balayé par le liquide de
recharge. Cela est aisé dans des trous traversants mais difficile
dans des trous borgnes de faible diamètre. On estime qu’un fac-
teur de forme de 1 à 1,5 est un maximum à ne pas dépasser,
c’est-à-dire que la profondeur du trou ne doit pas excéder 1 à 1,5
fois son diamètre. De cette manière, le perçage d’une feuille de
50 µm impose un trou de 50 µm et le perçage de deux feuilles
impose un trou de 100 µm. Cela limite la densité en surface.
Lorsqu’un tel substrat imprimé de haute densité est destiné au
report de puces nues plutôt qu’au brasage conventionnel de
composants, on lui donne le nom de MCM-L. Il reste loin des per-
formances en densité des couches minces.
3. Applications
Il n’est pas très aisé de déterminer un domaine particulier pour
l’utilisation des couches minces en électronique, tant les applica-
tions peuvent être variées mais aussi, comme on l’a déjà dit, tant
la notion de couches minces s’estompe elle-même parmi d’autres
filières plus ou moins proches. On peut néanmoins tenter la clas-
sification des applications typiques des couches minces :
— le domaine « traditionnel » des couches minces, à savoir cer-
tains circuits analogiques, les codeurs ainsi que toutes sortes de
capteurs, senseurs, jauges, etc. (voir [E 3 365]) ;
— le domaine très particulier des applications hyperfréquences et
radiofréquences, pour lequel dans bien des cas, seules les couches
minces apportent les performances nécessaires (voir [E 3 365]) ;
— le domaine actuel des applications basses fréquences, à haute
densité d’interconnexion, essentiellement celui des circuits numé-
riques complexes, dits MCM ;
— le domaine le plus récent, celui encore embryonnaire des
applications optoélectroniques ;
— enfin, l’ensemble des autres applications qui n’entrent pas
dans les domaines précédents, comme la robustification.
Le tableau 3 donne un aperçu de l’ensemble des applications
possibles des couches minces.
Mais surtout, il convient ne pas oublier que dans chacun de ces
domaines, les circuits en couches minces peuvent autant se pré-
senter sous la forme de sous-ensembles ou modules multipuces,
que sous la forme de composants unitaires. Nous avons déjà lar-
gement évoqué les composants passifs réalisés en couches minces
et pensons que ceux-ci ne constituent pas un domaine particulier
mais entrent dans la classification précédente, en fonction de leurs
caractéristiques particulières.
3.1 Interconnexion et applications
basses fréquences
3.1.1 Substrats d’interconnexion
MCM-S et MCM-D
Comme il a été montré précédemment, le renouveau des cou-
ches minces est arrivé avec les applications d’interconnexion haute
densité, autrement appelées MCM.
Cela donne des substrats extrêmement denses, avec des lignes
conductrices de faible largeur (25 à 50 µm en général), sur un
nombre de niveaux relativement faible puisqu’en raison de la den-
sité d’interconnexion atteinte, seuls les croisements et les risques
de couplages, capacitifs ou inductifs, imposent au moins deux
plans de signaux croisés.
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Tableau 3 – Applications des couches minces

RF et hyperfréquences
Capteurs, senseurs

basses fréquences

Optoélectronique
Interconnexion
Monolithiques
Applications

analogiques

Autres
MEMS, MOEMS X
Capteurs infrarouges, bolomètres X
Cellules solaires X
Senseurs biologiques X
Capteurs de pression, température X
Senseurs de gaz X
Magnétomètres X
Capteurs médicaux X
Conditionneurs de signaux X
Terminaisons, lignes à retard X
Convertisseurs de données X
Figure 13 – Circuit MCM-D test, Cu/Au/PPQ, de 10 × 10 mm2
Amplificateurs et réseaux X (doc. Hightec MC, ex Contraves)
Interconnexion haute densité (hybrides, X
MCM)
Modules 3D X
Boîtiers composants haute densité X
Circuits radiofréquences X
Ondes acoustiques de surface X
Circuits hyperfréquences X
Circuits optroniques X
Protection, robustification X
Composants de haute performance X X
MEMS : micro-electronic mechanical system.
MOEMS : micro-optical and electronic mechanical system.

La figure 13 illustre cette capacité d’interconnexion. On y voit

deux couches conductrices en cuivre croisées, isolées par une cou-
che de diélectrique en PPQ transparente. Dans ce cas, la surface
disponible permet largement de distribuer les alimentations et les Figure 14 – Conception suivant le concept IMPS (doc. Sheldahl)
masses (lignes larges), sans avoir à recourir à un ou à deux plans
supplémentaires.
Cette performance a d’ailleurs donné récemment lieu à l’appa- 3.1.2 Macrocomposants MCM-S et MCM-D
rition d’un concept nouveau allant dans le sens de l’économie du
nombre de niveaux, le concept IMPS (integrated mesh power Dès son apparition, le concept de MCM-S ou D a permis de
system ). considérablement augmenter la densité d’intégration déjà atteinte
Essentiellement basé sur les capacités de CAO et de routage par les techniques hybrides à puces nues. Un exemple est donné
associées, le concept IMPS consiste à utiliser la surface de substrat par la photographie de la figure 15. On y voit une carte de station
laissée libre après tracé des lignes conductrices de signaux, pour SPARC conventionnelle (figure 15a ), constituée essentiellement de
distribuer alimentations et masses. Celles-ci sont donc distribuées cinq composants numériques complexes dont trois en PGA et deux
sous forme de lignes fines imbriquées, sur chaque niveau de en PLCC. La photographie de la figure 15b montre la même fonc-
signaux. Comme il est visible sur la figure 14, ces lignes sont lar- tion réalisée à la fin des années 1980 par nCHIP (actuellement Flex-
gement interconnectées par une multitude de vias et de ce fait, les tronic), en technologie MCM-S, pour des stations portables.
éventuels effets résistifs et selfiques de ce type d’interconnexion Les cinq puces des mêmes composants sont rassemblées sur un
sont quasiment éliminés. Ainsi, un maximum de matière conduc- substrat MCM-S qui, après intégration en boîtier QFP, constitue un
trice est laissé sur la surface du substrat (figure 14). macrocomposant dont la taille n’excède pas celle de l’un des PGA

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a b

Figure 15 – Station SPARC pour portable (doc. nCHIP)

précédents. Cela est néanmoins obtenu au prix d’un substrat de

coût relativement élevé, soit 75 à 80 € pour une taille d’environ
3 cm × 2 cm de silicium et un millier de câblages par fil.
MCM-S et MCM-D sont largement utilisés dans les domaines qui
requièrent à la fois une densité d’intégration élevée, un niveau de
fiabilité élevé, mais un degré d’innovation limité en raison des Figure 16 – DSP MCM-D pour application militaire
contraintes de qualification et d’homologation qui leur sont (doc. Matra BAe Dynamics)
propres. Ces domaines sont par exemple le spatial et le militaire.
L’exemple de la figure 16 représente un macrocomposant pour
applications militaires embarquées, soit un DSP complexe réalisé
à partir d’une puce Texas Instruments et d’un ASIC, traités sous
forme de KGD de manière à garantir un niveau de qualité raison-
nable en premier assemblage, ainsi que de puces mémoires et de
composants passifs, le tout assemblé sur substrat MCM-D réalisé
par Thalès Microelectronics.

3.1.3 Substrats MCM-S et MCM-D actifs

Dans la course incessante à la miniaturisation, certains eurent

l’idée d’utiliser le substrat silicium MCM-S ou MCM-D pour y réin-
tégrer des composants actifs diffusés. Ainsi, le substrat silicium
redeviendrait ASIC. Il serait alors complété d’une ou de plusieurs
couches conductrices supplémentaires de câblage destinées à
recevoir d’autres puces et à les interconnecter au substrat ASIC.
On a appelé « substrat actif » cette option encore relativement
peu utilisée. Il est un fait que concevoir un substrat silicium actif
revient à concevoir un ASIC, ce qui relève d’un autre niveau de dif-
ficulté.
La réalisation montrée figure 17 part du principe que très sou-
vent, les fonctions numériques complexes font appel à de nom-
breuses mémoires standard de type SRAM ou DRAM. Or, ces
mémoires de grande diffusion sont réalisées avec d’assez bons Figure 17 – Processeur complexe pour application avionique,
rendements pour qu’il soit envisageable de trouver sur une tranche sur substrat actif MCM-D
de silicium un grand nombre de mémoires adjacentes bonnes. (doc. GEC-Marconi Avionics, division Systèmes radars)
Dans ces conditions, pourquoi les découper ?
L’idée de GEC-Marconi Avionics consiste donc à utiliser un subs-
trat silicium (~ 76 mm × 50 mm) constitué d’une portion de tranche
de mémoires SRAM non découpée (ici 64 mémoires), d’ajouter à 3.1.4 Modules dits 3D
ce substrat sous forme de couches MCM-D les niveaux d’intercon-
nexion requis supplémentaires et d’y rapporter puis d’y intercon- L’électronique, en général, utilise mal les volumes. En effet, le
necter le reste de la fonction (29 circuits intégrés ainsi que des câblage d’une carte s’effectue à plat, occupant une surface impor-
composants passifs). On rejoint ainsi le concept de COC (chip-on- tante et peu d’épaisseur, d’où l’idée d’accroître le « facteur de
chip). mérite packaging » en augmentant la surface de silicium actif inté-

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Figure 19 – MCM-D en 3D (doc. Leti)

Figure 18 – Bloc de puces empilées en technique 3D surmoulée

(doc. 3D-Plus)

grée dans une surface de module donnée. Pour cela, la solution

consiste à superposer les composants dans une technique d’em-
pilage dite 3D.
La figure 18 montre une solution française qui consiste à empi-
ler des puces les unes sur les autres par l’intermédiaire d’un film
TAB associé à chaque puce, indispensable pour tester préalable-
ment chacune d’elles et en faire un KGD. Après surmoulage de
l’ensemble des puces sur TAB, le bloc est découpé puis rodé, au
plus près des puces. Les connexions filaires de celles-ci apparais-
sent donc, à nu, sur les tranches du bloc.
Le dépôt de couches minces, par exemple nickel puis or, sur
chaque face du bloc met en court-circuit l’ensemble des
connexions. Il ne reste alors plus qu’à découper par laser ce revê-
tement couche mince selon des sillons prédéterminés (visibles sur
la figure 18), pour réaliser l’interconnexion des puces entre elles. Figure 20 – CSP ou  BGA™ redistribué par dépôt de couches
Le rajout d’un système d’interconnexion externe, soit QFP, soit minces sur un ruban « interposeur » (doc. Tessera)
BGA, permet de faire de ce bloc de puces un macrocomposant.
Des blocs de 8, 16 puces et parfois plus, sont ainsi réalisés. Une
telle organisation de 8 puces est particulièrement intéressante
pour des puces SRAM de n Mbit, faisant de celles-ci un bloc de n Un exemple est donné par le µBGA de Tessera (figure 20). La
Mbytes (ou n Moctets). puce est équipée d’un ruban souple, genre TAB, sur lequel un rou-
Une autre option de l’intégration 3D consiste à superposer non tage réalisé en couche mince assure la redistribution des signaux
pas les puces elles-mêmes mais des substrats MCM équipés de vers l’intérieur de la puce. À sa périphérie, le ruban est câblé à la
plusieurs puces. La figure 19 illustre ce propos en montrant une puce. À l’intérieur (solution dite fan-in ), des microbilles « dures »
étude du Leti qui consiste à superposer des MCM-D équipés cha- de 250 µm de diamètre environ sont associées à chaque
cun de huit puces mémoires. L’interconnexion verticale entre les conducteur, faisant de ce composant un mini ou micro BGA.
substrats MCM s’effectue par perçage de ceux-ci et métallisation L’interposition d’un « matelas » en élastomère entre la puce et le
des trous. ruban de redistribution permet en outre d’amortir en partie les
contraintes d’origine thermomécanique susceptibles d’apparaître
après report du CSP sur carte PCB traditionnelle. Une protection
3.1.5 Couches minces pour encapsulation élastomérique est également déposée à la périphérie du compo-
de composants haute densité sant, pour protéger les zones de connexion fragiles.
Cette technologie en pleine expansion permet de produire des
Grâce à la haute densité d’interconnexion qu’elles permettent composants encapsulés, donc protégés, et munis d’un système
d’atteindre, les couches minces ouvrent également la voie à un d’interconnexion compatible avec les techniques de montage en
domaine nouveau, celui de l’encapsulation des composants de surface, qui de surcroît permet de les tester et de les « déver-
prochaine génération, les CSP, ou composants à la taille de la puce. miner » comme tout composant traditionnel.

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Figure 21 – PSGA ou CSP injecté en LCP (doc. Siemens)
Il est probable que le CSP va représenter une étape majeure
dans l’assemblage électronique, particulièrement pour toutes les
applications portables, comme l’a été dans les années 1970-1980
l’apparition du montage en surface.
La figure 21 représente une autre option de CSP développée par
l’IMEC et industrialisée par Siemens sous le nom de PSGA (poly-
mer stud grid array ), laquelle fait appel aux techniques dites MID
(moulded interconnection devices ) utilisées dans la réalisation des
cartes imprimées moulées en 3D.
Le support du composant, à la fois substrat et base d’encapsu-
lation, est injecté en LCP, protubérances (ou studs ) incluses.
L’ensemble est ensuite cuivré chimiquement recto et verso puis
rechargé électrolytiquement. Une recharge d’étain est ensuite
« structurée » par laser afin de servir de masque pour l’attaque chi-
mique du cuivre. Le cuivre résidant est enfin rechargé d’or par gal-
vanoplastie.
La puce est montée câblée sur la face supérieure puis elle est
surmoulée. Les liaisons recto et verso entre la puce et les protu-
bérances métallisées sont obtenues soit par métallisation et struc-
turation de la tranche du substrat, soit plus récemment par perçage
et métallisation de ce même substrat.
Le corps de composant ainsi obtenu est particulièrement peu
onéreux et de plus, il est relativement adapté en CTE au montage
sur carte imprimée.
3.1.6 Cas particulier des électroniques
numériques, dites rapides
Une des particularités de l’électronique numérique moderne est
son mode de fonctionnement sur signaux de transition, ou fronts
de montée et de descente, très « raides ». Ainsi, une CPU moderne
peut ne fonctionner qu’avec une horloge cadencée à quelques cen-
taines de mégahertz, mais avec des temps de commutation de
l’ordre de la nanoseconde et moins.
Bien que ne pouvant pas parler de radiofréquences ni d’hyper-
fréquences avec un fonctionnement qui n’est pas de type analogi-
que, la propagation et l’intégrité de ces signaux rapides répondent
à des contraintes quelque peu similaires.
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Dans ces conditions, temps de commutation et temps de propa-
gation dans les lignes deviennent voisins, le fonctionnement d’un
circuit entre alors dans le domaine des ondes stationnaires. Le lec-
teur sait bien ce que cela veut dire. L’implantation du circuit ne
peut plus se faire selon les règles de routage simples habituelles.
En effet, comme on vient de le dire, tout conducteur présente une
impédance caractéristique Z0 et il doit se refermer sur la même
impédance au risque de voir apparaître dans le circuit des phéno-
mènes d’ondes stationnaires qui viennent se superposer aux
signaux et les perturber. La notion de stub, entre autres, apparaît
alors.
Une approche simpliste consiste à dire qu’à la frontière entre ces
deux modes de fonctionnement, il y a un rapport 2,5 à 5 entre les
temps de commutation tc et de propagation tp . Entre ces deux
valeurs, le régime est incertain, un peu flou :
tc > 5 tp ⇒ circuit dit « lent »
tc < 2,5 tp ⇒ circuit dit « rapide »
Connaissant la relation qui lie propagation et caractéristiques de
lignes et de matériaux diélectriques (§ 1.4.3 de [E 3 365]) :
d
c- ε r
t p = ----
on peut immédiatement en tirer un enseignement vis-à-vis du
matériau le mieux approprié, en fonction des temps de commu-
tation tc des signaux à transmettre et des longueurs d de lignes
présentes sur le circuit.
Exemple : soit un circuit présentant des conducteurs de 10 cm de
long et devant transmettre des signaux de 2 ns. Dans l’alumine
(MCM-C par exemple), avec un εr de 9, on sera en régime de circuit
rapide, donc avec une conception faisant appel à des lignes adaptées.
Dans le polyimide ou mieux le BCB (MCM-D), avec un εr de 2,5 à 3, on
sera en régime de circuit lent, donc sans précaution particulière au
niveau de la conception.
3.2 Applications optoélectroniques
3.2.1 Affichage
Les couches minces sont utilisées en optoélectronique depuis
que les panneaux d’affichage ou les écrans plats existent. Les LCD
à matrice active sont probablement aujourd’hui les plus répandus.
Ils comportent deux lames de verre gravées de sillons à 90o desti-
nés à recevoir les cristaux liquides en sandwich et à leur permettre
de prendre deux orientations différentes. La rotation de la matière
organique est commandée par un système d’électrodes déposées
ainsi que par un transistor de commutation associé à chaque pixel.
Les transistors sont réalisés en couches minces, d’où le nom de
matrice active donné à cette technique d’écran plat. Cela constitue
une limite pour la dimension et le nombre de pixels des écrans
plats (plus de 1,3 million de transistors pour un écran plat SXGA,
au format 1 280 × 1 024 par exemple), lesquels dépassent rarement
21 ou 22 pouces.
Le marché des écrans plats est énorme et touche tous les
domaines : télécommunications, informatique portable, télévision,
électronique grand public, terminaux, industrie, navigation auto-
mobile, militaire, avionique, transport, médical, instrumentation,
etc. Le volume est estimé à plusieurs centaines de millions d’unités
annuelles, soit plusieurs dizaines de milliards d’euros ou de dollars
américains.
De nombreuses technologies tentent de concurrencer le LCD à
matrice active, en particulier pour les écrans de grande taille. Le
PDP, ou écran plasma, est l’une d’elles. Il n’y a plus de transistor
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Lumière

Électrode supérieure –
Couche émissive
Couche de transport
ITO +
Verre

Lumière

Figure 22 – Utilisation des couches minces pour la réalisation

de LED organiques transparentes (TOLED)

déposé et il semble que les électrodes puissent être sérigraphiées

en couches épaisses. Les PALC sont une variante, dans laquelle la
cellule gazeuse plasma est destinée à remplacer le transistor de
commutation. Les FED, ou écrans à effet de champ, ne sont pas Figure 23 – Puce nue sur hybride couche épaisse,
encore mâtures. Ils utilisent un système d’électrodes déposées et robustifiée selon procédé Isobar (doc. Matra Cap Systèmes)
de micropointes dont il est difficile de dire si elles entrent ou non
dans la catégorie des couches minces.
La technologie de remplacement la plus prometteuse est proba-
blement celle des écrans électroluminescents organiques. L’une
des raisons à cela est leur émissivité, nettement supérieure à celle
Couche minérale (SiOx ) Couche organique
des LCD (5 000 à 6 000 cd · m–2 contre moins de 100 cd · m–2 pour (acrylique, époxy)
un LCD d’ordinateur portable), mais aussi leur coût de fabrication Boîtiers à piquer
plus faible et leur faculté à être déposés sur supports plastiques
souples. Ce sont les OLED ou mieux encore les TOLED.
La TOLED représentée figure 22 est en fait un dispositif monoli-
thique semi-conducteur constitué d’une série de couches minces
de matériaux organiques de faible masse atomique, empilées entre
deux couches minces conductrices transparentes ou ITO.
Circuit Boîtiers Couche organique
imprimé montables supérieure
3.2.2 Applications optoélectroniques à venir à plat (parylène)

Comme on le voit, l’optoélectronique sera probablement la pro-

chaine étape majeure en électronique.
Toutes les étapes de réalisation d’un module électronique sont
concernées par cette évolution : le composant lui-même, tels
certains composants optoélectroniques intégrés ou telles ces
nouvelles diodes électroluminescentes organiques transparentes
ou TOLED (figure 22) précédemment citées ; de nouveaux types de
substrats, les SLIM du Georgia Institute par exemple, incluant à la
fois de l’interconnexion traditionnelle, des composants RF enfouis
et des guides d’ondes optiques intégrés ; des éléments d’assem-
blage ou de packaging imposés par l’assemblage de haute préci-
sion (parfois le dixième de micromètre) entre composants et
guides d’ondes ou fibres optiques.
3.3 Autres applications
Parmi les autres applications possibles des couches minces, on
peut citer la robustification, ou imperméabilisation.
La robustification consiste à appliquer sur une circuiterie a priori
non protégée, telle qu’un circuit à puces nues (figure 23), ou insuf-
fisamment protégée telle que peut l’être un ensemble constitué de
composants encapsulés plastiques (figure 24), un niveau de pro-
tection supplémentaire qui l’amène au niveau d’herméticité (équi-
valente) requis par l’application, généralement militaire ou spa-
tiale.
Figure 24 – Principe de la robustification organique/minérale
(doc. 3D Plus)
Le procédé est connu depuis longtemps sous le nom de tropica-
lisation pour les équipements marins, et il consiste à ajouter à une
circuiterie conventionnelle des revêtements organiques supplé-
mentaires type vernis. Cependant, outre des exigences de protec-
tion plus sévères, les applications spatiales requièrent également
de ne pas ajouter de masse excessive, ce qui est généralement
incompatible avec une robustification organique.
L’idée d’utiliser un revêtement à base de dépôts minéraux,
connus pour leur faible perméabilité, n’est pas nouvelle. Le pro-
cédé est déjà largement utilisé dans l’alimentation pour imperméa-
biliser des sachets plastiques destinés à recevoir de la nourriture et
en automobile pour durcir des réflecteurs plastiques de phares de
voiture. Il restait donc à l’appliquer à l’électronique ! [21].
Vis-à-vis des applications électroniques, la difficulté majeure est
de réaliser à la fois cette couche imperméable a priori dure, et
d’assurer une bonne adaptation en dilatation entre la couche et le
matériau sous-jacent. Différentes solutions à ce problème ont vu le
jour depuis une bonne dizaine d’années mais n’ont pas eu le suc-
cès escompté, soit que le besoin ne se soit alors pas fait suffisam-
ment sentir, soit pour des raisons d’industrialisation difficile.

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Depuis quelques années cependant, le sujet revient à l’honneur.
Les raisons pour cela sont essentiellement financières et en liaison
directe avec la baisse des budgets des donneurs d’ordres.
Dès la mise en route des études du char Leclerc, l’armée fran-
çaise, au travers de la DGA, s’est vue confrontée au double pro-
blème d’une part de budgets en réduction, et d’autre part de
composants militaires de plus en plus rares et difficiles à obtenir.
De la même manière, l’apparition des « constellations de satel-
lites » a conduit les responsables du spatial à imaginer des solu-
tions moins onéreuses pour des satellites de moindre coût, réalisés
en « grandes séries » (parfois jusqu’à 300).
C’est ainsi que les solutions de robustification, minérales pour le
spatial (essentiellement pour des raisons de masse) et organiques
pour le militaire reviennent au devant de la scène électronique.
■ Robustification minérale
Matra Cap Systèmes, au début des années 1990, a proposé le
dépôt d’un sandwich constitué de parylène/Si3N4 /parylène sous le
nom de procédé Isobar. Le résultat est remarquable (figure 23) car
excessivement mince, transparent et particulièrement spectacu-
laire, telle cette puce nue, câblée par fils et globalement protégée
par ce procédé. La photographie montre bien la gangue de protec-
tion qui enrobe de manière « quasi hermétique » tant la puce que
ses fils et le substrat.
■ Robustification organique/minérale
Aujourd’hui, la société 3D Plus Electronics propose une solution
industrielle pour la robustification d’ensembles électroniques plus
industriels, du composant plastique seul, jusqu’à des cartes
complexes [21].
Le principe repose sur un enrobage époxy préalable (à moins
que celui-ci n’existe déjà), suivi d’un dépôt minéral de SiOx en
couche mince et, si l’application l’exige, d’une couche organique
protectrice (figure 24).
Dans les deux cas de figure qui précèdent, c’est la couche mince
minérale, Si3N4 ou SiOx , qui assure la « quasi herméticité ». De
l’ordre du micromètre d’épaisseur, elle est déposée par procédé
PECVD.
La couche organique de base n’intervient que comme élément
intermédiaire assurant à la fois une bonne planarisation préalable
et une adaptation vis-à-vis des coefficients de dilatation. La couche
organique finale intervient essentiellement comme élément de pro-
tection mécanique.
4. Conclusion
Ceux d’entre nos lecteurs qui ont lu l’article dédié aux couches
minces dites « traditionnelles » [E 3 365] se sont rendus compte
que celles-ci sont encore irremplaçables pour de nombreuses
applications et dans la réalisation de nombreux composants pas-
sifs.
Sans elles, il n’y aurait pas non plus de circuits intégrés monoli-
thiques car il ne serait pas possible d’interconnecter les milliers,
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sinon les millions, de transistors que les techniques de diffusion
permettent aujourd’hui d’intégrer sur quelques centimètres carrés
de silicium.
Mais au-delà de l’électronique monolithique et des circuits
intégrés, toute l’électronique est concernée. Une majorité de cap-
teurs, de senseurs, aujourd’hui en couches minces, sont le point de
départ de nombreuses fonctions électroniques. Les couches
minces interviennent également dans la conversion des signaux
analogiques en signaux numériques. Dotées d’une grande stabilité,
d’une très haute précision et d’un coefficient de température faible,
elles sont enfin la composante de choix des systèmes radio-
fréquences et surtout hyperfréquences.
Mais la récente nouveauté des couches minces réside dans
l’interconnexion de haute densité. Les couches minces avaient
tenu le terrain de l’interconnexion, principalement dans le cas des
hybrides à puces nues, pendant de nombreuses années, jusqu’à ce
que les couches épaisses, plus faciles à mettre en œuvre et moins
coûteuses n’apparaissent début 1980 et ne s’emparent de ce
domaine. Mais cette perte d’influence n’aura duré qu’une dizaine
d’années. En effet, les couches minces réapparaissent au début des
années 1990 avec une capacité d’interconnexion nouvelle, induite
par la possibilité d’empiler plusieurs niveaux les uns sur les autres,
donc de proposer du multicouche. Cela donne un second souffle
au circuit hétérolithique, le « bon vieux circuit hybride » qui, du
coup, devient circuit multipuce ou MCM et introduit la notion de
macrocomposant, ou de macrofonction complexe.
Le calcul, avec toutes les applications qui en découlent, s’est
rapidement emparé de cette nouvelle capacité d’intégration pour
intégrer ce qui ne l’est plus en monolithique, en particulier les
supercalculateurs ainsi que les mémoires de masse à l’état solide
qui leur sont nécessaires. L’informatique, le militaire embarqué, le
spatial, mais aussi le médical au travers des très gros équipements
que sont scanners et autres dispositifs à base de calculateurs, sont
les grands domaines utilisateurs de ces techniques nouvelles appe-
lées multichips modules, parfois rendues encore plus denses par
l’utilisation de techniques d’empilage dites 3D.
Pour d’évidentes raisons de coût, les applications grand public
sont plus frileuses quant à l’emploi de ces techniques sophisti-
quées, et le MCM-L n’a pas encore le succès que certains lui
avaient prédit. Mais avec la « pervasion » de l’électronique dans les
applications grand public et en particulier dans les applications
portables, la densité d’interconnexion devient néanmoins l’une des
premières exigences demandées à l’électronique. Si les MCM-L et
les techniques à base de puces nues n’y sont effectivement guère
utilisées, les couches minces y trouvent cependant une ouverture
nouvelle, dans le packaging des composants miniatures nouveaux
tels que les CSP. Sans aucun doute, cela constituera probablement
une application majeure des années à venir.
L’optoélectronique, qui constitue encore à l’heure actuelle la
branche la moins développée de l’électronique et reste quasiment
aujourd’hui cantonnée aux applications d’affichage, prépare selon
toute vraisemblance une large gamme d’applications nouvelles
pour les couches minces. Composants, mais aussi substrats à
guides de lumière enfouis, tireront probablement un grand béné-
fice des capacités d’intégration liées aux techniques couches
minces. Les SLIM du Georgia Institute en sont les prémisses.
Loin de se cantonner à des applications anciennes, l’utilisation
des couches minces reste donc encore pleine d’avenir et de poten-
tialité. Celles-ci n’ont certainement pas fini de nous étonner par
leurs capacités d’adaptation et d’évolution.
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Sigles et abréviations
A/N Analogique/numérique ODA Oxydianiline diamine
ADN Acide désoxyribonucléique OLED Organic light-emitting device (ou diode)
ASIC Application specific integrated circuit (monolithique) PAA Polyamic acid
BCB Benzocyclobutène ou bis-benzocyclobutène PALC Plasma adressed liquid crystal
BGA Ball grid array PCB Printed board circuit
BPE Barrel plasma etching PDP Plasma display panel
BZT Ba(Zr, Ti)O3 barium zirconium titanate PE Plasma etching
CAO Conception assistée par ordinateur PECVD Plasma enhanced chemical vapor deposition
CBGA Ceramic ball grid array PGA Pin grid array
CCGA Ceramic column grid array PI Polyimide
CE Cyanate ester PID Photo imageable dielectric
CMP Chemical mechanical polishing (ou planarization) PLCC Plastic leaded chip carrier
COC Chip-on-chip PLZT (Pb, La) (Zr, Ti)O3 lead lanthanum zirconium titanate
CPU Central processing unit PMDA Pyromellitic acid dianhydride
CSP Chip size (ou scale) package PPQ Polyphénylquinoxaline
CTE Coefficient of thermal expansion PSBCB Photosensitive BCB
CVD Chemical vapor deposition PSGA Polymer stud grid array
DGA Délégation générale à l’armement PSPI Photosensitive polyimide
DRAM Dynamic random access memory QFP Quad flat package
DSP Digital signal processor RCC Resin coated copper
FED Field emission device RCCF Resin coated copper foil
FR4 Flamme retardant (type 4) RF Radiofréquence (13,56 MHz)
HTCC High temperature cofired ceramic RIE Reactive ion etching
IMPS Integrated mesh power system SBU Sequential build-up
ITO Indium tin oxide SLA Scanning laser ablation
KGD Known good die SLIM Single-level integrated module
LCD Liquid crystal display SOC System-on-chip
LCP Liquid crystal polymer SOP System-on-package
LGA Land grid array SRAM Static random access memory
LTCC Low temperature cofired ceramic SXGA Super extended graphics array
MCM Multi chip module TAB Tape automated bonding
MCM-C Multi chip module cofired (ou ceramic) TAB Transfert automatique sur bande
MCM-D Multi chip module deposited TMS Technique de montage en surface
MCM-L Multi chip module laminated TOLED Transparent organic light emitting device
MCM-S Multi chip module all silicon UHF Ultra haute fréquence
MID Moulded interconnection device µBGA MicroBGA
NMP N-méthyl pyrrolidone

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